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数字设计随笔总结
文章平均质量分 68
总结在数字IC设计过程中遇见的小的知识点
ty_xiumud
有些时候,不是因为看到了希望才去坚持,而是坚持了,才看到希望。
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时钟的同步与异步问题
时钟的同步与异步问题,是一个很基础,但是很常见的问题,本文简单总结笔者理解的相关问题,用于对时钟之间同步异步问题进行简单的判断。时钟相关的属性有频率,相位,是否同源。判断时钟的同步异步,是否同源是一个决定性的因素。。首先需要对时钟的同步异步进行划分的原因是需要满足触发器的建立时间与保持时间,而异步时钟即使是相同的频率,也没有办法确定相位,也是没有办法进行静态时序分析的。因此需要对两种时钟进行区分。......原创 2022-08-04 11:19:00 · 5066 阅读 · 1 评论 -
Verilig语法之——Generate 结构
注意事项如下一个module中,可以出现多个循环,但是同一个模块的多个循环的循环变量值不能相同。可以循环嵌套使用。案例见demo2“generate”、“endgenerate”关键字不是必需的,但要是写了一个,必须包含另一个genvar 在实例化过程中用作整数来评估生成循环并创建生成块的实例,但在仿真时它不存在。除循环生成方案外,不得在任何地方引用 genvar。genvar 的任何位设置为 x 或 z,这将是一个错误。循环生成结构中的生成块可以命名或未命名,往往我们建议对其进行命名。...原创 2022-08-09 11:36:19 · 4550 阅读 · 7 评论