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在前一部分介绍了什么是STA，STA在数字IC设计流程中的位置，优点。该博文继续介绍STA，先通过一个简单的例子来引入，然后介绍一些STA的有关定义。我们的目的是为了建立一个模型，将我们的Verilog HDL语言综合的Schematic原理图转换为数学模型，这样就能使用计算机来进行分析时序。从而可以保证时序收敛。引例先看下面一个例子，先做一个简单的介绍，有没有接触过的定义会在后面进行介绍，主要是通过引例使得后面的定义更好理解。可以暂时不需要理解，但是看完本后可以通过这个引例来进一步进行学习。下面的.

本文是DC笔记系列的第一篇，也是第一次来尝试写这种系列文章，有不足的地方非常欢迎同学们指出，该部分主要介绍什么是STA，有一个感性的认识，了解其使用的好处，什么地方再用，怎么用等。是基础部分的第一篇~主要分三个部分，什么是STA，CMOS数字设计中STA的使用于STA的局限性三个部分展开，参考《Static Timing Analysis for Nanometer Designs 》（第一章）的内容。什么是STA静态时序分析（简称STA）是用来验证数字设计时序的技术之一。下面将就时序与验证两个部.