比较器verilog

难点1：输出
输入a、b，如果a>b 输出1
如果a<b时 输出0，那么a==b时，输出是什么呢？

答案：
1、可以输出ab’（a为1 b为0 a>b） a’b（a为0 b为1 a<b） ab（ab都是1 相等）

2、a<=b ，输出0

难点2：不知道如何判定执行条件；不知道always怎么用

module comparer;
input  [3:0] a;
input [3:0] b;
output [2:0] y;
reg [2:0] y;
always@(*)
begin//容易忘了写，要记住，if里面有多种判定的时候，需要使用begin和end
	if (a>b)
		y=3'b001;
	else 
	begin//这里容易忘记加begin，再多个过程中，需要加begin，和c语言不一样
		if (a==b)
			y=3'b010;
		else 
			y=3'b011;
	end
end
endmodule