qq_41894385的博客

状态机是FPGA设计中一种非常重要、非常根基的设计思想，堪称FPGA的灵魂，贯穿FPGA设计的始终。

关于alter和xilinx的复位设置的总结。

Vivado使用XDC约束文件定义固化程序的压缩方法

详细介绍了如何使用Python来实现自动生成FPGA仿真激励文件。以及vivado和modelsim的仿真自动加载。

使用加法器IP核实现cnt=cnt+1累加功能。

本文详细介绍了如何驱动AD9910来实现输出正弦波频率。其中有寄存器配置方法，还有并口传输时序。

之前两篇文章讲解了如何使用Xilinx公司的FFT IP核如何使用，现在介绍一下Altera公司的FFT IP核使用详解。由于我现在使用的Quartus版本为13.1，所以就以这个版本的FFT IP核为例讲解其使用步骤。

前文主要着重介绍了ise当中的FFT IP核的使用方法，本文将介绍Vivado中的FFT IP核使用方法。并且设计一段仿真代码，进行波形仿真，查看输出结果。

小编是做通信相关的FPGA工程师，在工作当中必然要用到快速傅里叶变换，那么就有必要讲解一下关于Xilinx器件的FFT IP核用法。首先Xilinx器件经过ise到vivado的软件升级，其对应FFT IP核也相应的升级了，由之前的版本升级为现在的aAXI4总线版本。本文着重介绍AXI4总线版本，也会将之前的ISE版本进行介绍。...

FPGA中找最大值（最小值）的设计思路问题描述小编在实际项目中遇到一个问题，在做关于FFT运算后的频谱特征峰寻找时，需要找到频谱中的最大值。在经过思考后，设计出两种方案来解决这个问题：在数组中从第一个开始，依次比较，寻找最大值；在数组中，相邻的两个进行比较，找到最大值后再进行下一级比较，直到找到最大值。下面详细介绍这两种方法的优略。一、顺序比较通过遍历数组，依次比较，找到最大值。这中设计方式的缺点是必须依次比较，所占用的资源比较大，得到结果的延迟比较长。二、分组比较就是将所有相邻的

FPGA中高时钟频率计数器设计题目描述：在一个高速项目中，我的时钟当时达到了400MHz，在此极高时钟速率下，计时/计数counter-计数器逻辑在综合布局布线时也出现了时序问题，即使是换了加法操作为IP核资源也没有解决问题。那么，程序应该怎样设计才能解决?设想既然时钟问题导致的时序不收敛，那么首先应该考虑能否降低频率，但是又不能改变原始的计数结果。故可以利用流水线的设计思想，用2路cnt计数器来实现计时功能。解决方案：具体设计代码如下：module cnt_ctrl ( input

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、pandas是什么？二、使用步骤1.引入库2.读入数据总结前言提示：这里可以添加本文要记录的大概内容：例如：随着人工智能的不断发展，机器学习这门技术也越来越重要，很多人都开启了学习机器学习，本文就介绍了机器学习的基础内容。提示：以下是本篇文章正文内容，下面案例可供参考一、pandas是什么？示例：pandas 是基于NumPy 的一种工具，该工具是为了解决数据分析任务而创建的。二、使用步骤1.引入库代.