【浅谈状态机】

最新推荐文章于 2024-04-30 16:25:56 发布

卯【金】刀

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浅谈状态机

浅谈状态机

1、前言

状态机是FPGA设计中一种非常重要、非常根基的设计思想，堪称FPGA的灵魂，贯穿FPGA设计的始终。

2、状态机简介

什么是状态机：状态机通过不同的状态迁移来完成特定的逻辑操作（时序操作）状态机是许多数字系统的核心部件，是一类重要的时序逻辑电路。通常包括三个部分：

下一个状态的逻辑电路
存储状态机当前状态的时序逻辑电路
输出组合逻辑电路

3、状态机分类

通常，状态机的状态数量有限，称为有限状态机（FSM）。由于状态机所有触发器的时钟由同一脉冲边沿触发，故也称之为同步状态机。
根据状态机的输出信号是否与电路的输入有关分为 Mealy 型状态机和 Moore 型状态机

3.1、Mealy 型状态机

电路的输出信号不仅与电路当前状态有关， 还与电路的输入有关

在这里插入图片描述

3.2、Moore 型状态机

电路的输出仅仅与各触发器的状态， 不受电路输入信号影响或无输入

在这里插入图片描述

状态机的状态转移图，通常也可根据输入和内部条件画出。一般来说，状态机的设计包含下列设计步骤：

根据需求和设计原则，确定是 Moore 型还是 Mealy 型状态机；
分析状态机的所有状态，对每一状态选择合适的编码方式，进行编码；
根据状态转移关系和输出绘出状态转移图；
构建合适的状态机结构，对状态机进行硬件描述。

4、状态机描述

状态机的描述通常有三种方法，称为一段式状态机，二段式状态机和三段式状态机。
状态机的描述通常包含以下四部分：

利用参数定义语句 parameter 描述状态机各个状态名称，即状态编码。状态编码通常有很多方法包含自然二进制编码， One-hot 编码，格雷编码码等；
用时序的 always 块描述状态触发器实现状态存储；
使用敏感表和 case 语句（也采用 if-else 等价语句）描述状态转换逻辑；
描述状态机的输出逻辑。

下面根据状态机的三种方法来具体说明

4.1、一段式状态机

module detect_1(
input clk_i,
input rst_n_i,
output out_o
);
reg out_r;
//状态声明和状态编码
reg [1:0] state;
parameter [1:0] S0=2'b00;
parameter [1:0] S1=2'b01;
parameter [1:0] S2=2'b10;
parameter [1:0] S3=2'b11;
always@(posedge clk_i)
begin
  if(!rst_n_i)begin
    state<=0;
    out_r<=1'b0;
  end
  else
    case(state)
      S0 :
      begin
        out_r<=1'b0;
        state<= S1;
      end
      S1 :
      begin
        out_r<=1'b1;
        state<= S2;
      end
      S2 :
      begin
        out_r<=1'b0;
        state<= S3;
      end
      S3 :
        begin
        out_r<=1'b1;
      end
    endcase
end
assign out_o=out_r;
endmodul

一段式状态机是应该避免使用的，该写法仅仅适用于非常简单的状态机设计。

4.2、两段式状态机

module detect_2(
    input clk_i,
    input rst_n_i,
    output out_o
  );
  reg out_r;
  //状态声明和状态编码
  reg [1:0] Current_state;
  reg [1:0] Next_state;
  parameter [1:0] S0=2'b00;
  parameter [1:0] S1=2'b01;
  parameter [1:0] S2=2'b10;
  parameter [1:0] S3=2'b11;
  //时序逻辑：描述状态转换
  always@(posedge clk_i)
  begin
    if(!rst_n_i)
      Current_state<=0;
    else
      Current_state<=Next_state;
  end
  //组合逻辑:描述下一状态和输出
  always@(*)
  begin
    out_r=1'b0;
    case(Current_state)
      S0 :
        begin
          out_r=1'b0;
          Next_state= S1;
        end
      S1 :
        begin
          out_r=1'b1;
          Next_state= S2;
        end
      S2 :
        begin
          out_r=1'b0;
          Next_state= S3;
        end
      S3 :
        begin
          out_r=1'b1;
          Next_state=Next_state;
        end
    endcase
  end
  assign out_o = out_r;
endmodule

两段式状态机采用两个 always 模块实现状态机的功能， 其中一个 always 采用同步时序逻辑描述状态转移， 另一个 always 采用组合逻辑来判断状态条件转移。

4.3、三段式状态机

module detect_3(
    input clk_i,
    input rst_n_i,
    output out_o
  );
  reg out_r;
  //状态声明和状态编码
  reg [1:0] Current_state;
  reg [1:0] Next_state;
  parameter [1:0] S0=2'b00;
  parameter [1:0] S1=2'b01;
  parameter [1:0] S2=2'b10;
  parameter [1:0] S3=2'b11;
  //时序逻辑：描述状态转换
  always@(posedge clk_i)
  begin
    if(!rst_n_i)
      Current_state<=0;
    else
      Current_state<=Next_state;
  end
  //组合逻辑：描述下一状态
  always@(*)
  begin
    case(Current_state)
      S0:
        Next_state = S1;
      S1:
        Next_state = S2;
      S2:
        Next_state = S3;
      S3:
        begin
          Next_state = Next_state;
        end
      default :
      Next_state = S0;
    endcase
  end
  //输出逻辑： 让输出 out， 经过寄存器 out_r 锁存后输出， 消除毛刺
  always@(posedge clk_i)
  begin
    if(!rst_n_i)
      out_r<=1'b0;
    else
      begin
        case(Current_state)
          S0,S2:
            out_r<=1'b0;
          S1,S3:
            out_r<=1'b1;
          default :
            out_r<=out_r;
        endcase
      end
  end

  assign out_o=out_r;
endmodule

三段式状态机在第一个 always 模块采用同步时序逻辑方式描述状态转移， 第二个always 模块采用组合逻辑方式描述状态转移规律， 第三个 always 描述电路的输出。通常让输出信号经过寄存器缓存之后再输出，消除电路毛刺。

5、状态机优缺点

1、一段式状态机：只涉及时序电路，没有竞争与冒险，同时消耗逻辑比较少。
但是如果状态非常多，一段式状态机显得比较臃肿，不利于维护。
2、两段式状态机：当一个模块采用时序（状态转移），一个模块采用组合时候（状态机输出），组合逻辑电路容易造成竞争与冒险；当两个模块都采用时序，可以避免竞争与冒险的存在，但是整个状态机的时序上会延时一个周期。
两段式状态机是推荐的状态机设计方法。
3、三段式状态机：三段式状态机在状态转移时采用组合逻辑电路+格雷码，避免了组合逻辑的竞争与冒险；状态机输出采用了同步寄存器输出，也可以避免组合逻辑电路的竞争与冒险；采用这两种方法极大的降低了竞争冒险。并且在状态机的采用这种组合逻辑电路+次态寄存器输出，避免了两段式状态机的延时一个周期（三段式状态机在上一状态中根据输入条件判断当前状态的输出，从而在不插入额外时钟节拍的前提下，实现寄存器的输出）。
三段式状态机也是比较推崇的，主要是由于维护方便，组合逻辑与时序逻辑完全独立。