闩锁效应（Latch-up）——好文当转

Filthyfrank

已于 2024-01-31 23:37:02 修改

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分类专栏：模拟电路文章标签：笔记

于 2024-01-31 14:38:56 首次发布

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在CMOS集成电路中，闩锁效应不容忽视。这篇文章将从0开始给大家介绍闩锁效应（Latch-up），以及有效抑制闩锁效应的方法。

一、背景知识

（1）双极结型晶体管（Bipolar Junction Transistor—BJT）

图1 NPN型BJT的结构示意图、管芯剖面图和NPN型符号

BJT工作时多子和少子都参与运行，因此成为双极型晶体管，BJT为三端器件，包括：基极（Base）、集电极（Collector）和发射极（Emitter）。其中集电区和基区之间有集电结，发射区和基区之间有发射结。在制造工艺上，发射区掺杂浓度最高，用于发射载流子；基区很薄，而且掺杂浓度最低，一般为几微米到几十微米，用于传送和控制载流子；集电区掺杂浓度低于发射区，且面积大，用于收集载流子。

BJT本质是电流放大器件，用很小的基极电流 $I_{b}$ ，就能控制较大的集电极电流 $I_{c}$ ，从而实现放大作用。BJT处于放大状态的条件：发射结正偏，集电结反偏（对于NPN和PNP都适用）

此时载流子动态过程如下：

(i)因为发射结正偏，所以发射区向基区注入电子，形成扩散电流 $I_{EN}$ 。同时从基区向发射区也有空穴的扩散运动，形成电流 $I_{EP}$ （这是因为发射区的掺杂浓度远大于基区的掺杂浓度）。但其数量小，可忽略。所以发射极电流 $I_{E}$ ≈ $I_{EN}$ （图2a）

(ii)发射区的电子注入基区后，变成少数载流子。少部分遇到空穴复合掉，形成 $I_{BN}$ 。所以基极电流 $I_{B}$ ≈ $I_{BN}$ 。大部分到达了集电极的边缘。

(iii)因为集电极反偏，收集扩散到集电区边缘的电子，形成电流 $I_{CN}$ 。另外，集电结区的少子会形成漂移电流 $I_{CBO}$ 。

图2 BJT处于放大区时载流子的动态过程

（2）CMOS

CMOS是由一个PMOS和一个NMOS组成，如图3所示：

图3 NMOS和PMOS的截面图

二、Latch-up原理

Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路。

Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流。

Latch-up发生的条件：

(i)当两个BJT都导通，在VDD和GND之间产生低阻抗通路;

(ii) 两个晶体管反馈回路（feedback loop）增益的乘积大于1（ $\beta _{1}\times \beta _{2}\geqslant 1$ ）

图4 latch-up的器件截面图和等效电路图

如图4所示，在实际的CMOS器件中，P（PMOS的Source/Drain）-N(PMOS的N well)---P(P sub)； N(PMOS的N well)---P(P sub)---N(NMOS的Source/Drain )形成两个BJT。

QPNP为一垂直式PNP BJT, 基极(base)是N well, 基极到集电极(collector)的电流增益 $\beta _{1}$ 可达数百倍；

QNPN是一侧面式的NPN BJT，基极为P substrate，基极到集电极(collector)的电流增益 $\beta _{2}$ 可达数十倍；

Rwell是N well的寄生电阻，其值可以到20kΩ ；Rsub是Substrate电阻，其值从数百到几欧姆

QPNP和QNPN形成npnp结构，构成可控硅（Silicon-controlled rectifier: SCR）电路。

当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。

当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，此时BJT的发射结正偏，电流反馈到另一个BJT，最终的反馈回路引起的电流需要乘以增益 $\beta _{1}\times \beta _{2}$ ，此时为SCR的触发。从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路，Latch up由此而产生。

如果（ $\beta _{1}\times \beta _{2}\geqslant 1$ ）满足，两个BJT将会持续产生高饱和电流，甚至在没有触发条件的时候。

三、Latch-up产生机制和抑制方法：

Latch-up产生机制

(i)输入或输出电压（I/O的信号）高于VDD电压，芯片产生大电流，导致latch-up;

(ii)ESD静电加压，可能会从保护电路中引入少量带电载流子到阱或衬底中，导致latch-up;

Latch-up抑制方法

(i) 保持低于芯片的绝对最大额定值。

(ii)使用氧化物隔离槽(oxide trench)和掩埋氧化物(buried oxide)层隔离NMOS和PMOS器件：

图5 Oxide trench and buried oxide layer to reduce the latch-up effect

(iii)如果不能使用oxide trench，可以使用guard rings。多子GuardRing ： P+ Ring环绕NMOS并接GND； N+ Ring环接PMOS并接VDD。使用多子保护环可以降低Rwell和Rsub的阻值，且可以阻止多数载流子到基极。少子GuardRing ：制作在N阱中的N+ Ring环绕NMOS并接VDD; P+ Ring环绕PMOS并接GND。使用少子保护环可以减少因为少子注入到阱或衬底引发的闩锁。

图6 Guard rings

（iv）减小正反馈环路的增益。减小寄生晶体管的放大倍数和Rw/Rs阻值都可以有效降低环路增益。增加阱和衬底掺杂浓度以降低Rwell和Rsub，例如，使用逆向掺杂阱。使NMOS和PMOS保持足够的间距来降低引发SCR的可能。Sub接触孔和Well接触孔应尽量靠近源区。以降低Rwell和Rsub的阻值。

总而言之，就是两个结型管中间栅极部分被打通，形成了电阻很低的电流通道，以至于形成从Vdd到GND的超大电流。左边的发射极和基级与右边的基极形成npn三极管，以至于向右输出高电流；而左边的基级和右边的基级发射极又组合成pnp三极管，这个高电流充当该三极管基级电流来增益左边基级流出的发射级电流，从右边集电极输出，在双重增益下形成超大的饱和电流，导致无法处在放大电路状态。

参考：闩锁效应（Latch-up）详解 - 知乎 (zhihu.com)