【FPGA基础】Verilog语法相关

最新推荐文章于 2023-06-21 10:55:58 发布

Markov.然

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分类专栏： FPGA 文章标签： fpga/cpld

本文链接：https://blog.csdn.net/qq_41917817/article/details/106043703

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本文介绍了Verilog在FPGA设计中的基础概念，包括parameter和localparam的使用区别，wire与reg类型的差异，模块例化及参数传递，以及非阻塞赋值中#1延迟的利弊。此外，还讲解了task任务的定义和应用。

摘要由CSDN通过智能技术生成

（未完成）
1、关于parameter和localparam的使用
parameter可用作在顶层模块中例化底层模块时传递参数的接口，localparam的作用域仅仅限于当前module，不能作为参数传递的接口；

如在底层文件中声明:

parameter DATA_WIDTH = 16;
parameter ADDR_WIDTH = 5;
localparam DW = DATA_WIDTH - 1;
localparam AW = ADDR_WIDTH - 1;

在顶层文件中例化module时可以这样做：

mem #(.DATA_WIDTH(DATA_WIDTH), .ADDR_WIDTH(6))
i_mem (
.clka (adc_clk),
.wea (adc_wr),
.addra (adc_waddr),
.dina (adc_wdata),
.clkb (dma_clk),
.addrb (dma_raddr),
.doutb (dma_rdata_s));

也可以这样做:

`timescale 1ns/100ps
module mem
#(parameter DATA_WIDTH = 16
parameter ADDR_WIDTH = 5)
(
input clka,
input wea,
input [AW:0] addra,
input [DW:0] dina,
input clkb,
input [AW:0] addrb,
output [D