二分频电路及代码

最新推荐文章于 2024-08-30 08:45:00 发布

一起拼，一起加油

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分类专栏：嵌入式学习文章标签： FPGA

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module cy4(
            input ext_clk_25m,  //外部输入25MHz时钟信号
            input ext_rst_n,    //外部输入复位信号，低电平有效
            output reg clk_12m5     //二分频时钟信号
        );

always @(posedge ext_clk_25m or negedge ext_rst_n)  
    if(!ext_rst_n) clk_12m5 <= 1'b0;
    else clk_12m5 <= ~clk_12m5;

endmodule

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