异步二进制递减计数器(结构描述方法)

//D触发器的声明
module D_FF(input CLK,D,CR,
           output reg Q
           );
always @(negedge CLK or negedge CR)
if(!CR) Q <= 1'b0;
else Q <= D;
endmodule

//调用D触发器的模块
module cy4(input CP,RST,
		   output Z
           );
wire Q0;//把Q0定义成内部变量,对应的电路图中Q0也确实在内部.
D_FF FF0(.D(~Q0),.CLK(CP),.CR(RST),.Q(Q0));
D_FF FF1(.D(~Q1),.CLK(Q0),.CR(RST),.Q(Q1));
assign Z = Q0 & Q1;
endmodule