《数字电子技术基础》6.3 时序逻辑电路——寄存器、计数器及脉冲发生器功能介绍

前言

《数字电子技术基础》第6.3节学习笔记

6.3.1 寄存器和移位寄存器

一、寄存器

寄存器（Register）用来寄存一组二值代码，它被广泛地用于各类数字系统和计算机中。N个触发器组成的寄存器能储存N位二进制代码。如74LS75、74HC175:

74LS75：使用电平触发的同步SR触发器组成的4位寄存器，因此当CLK=1时，Q端跟随D端状态；当CLK=0时，Q端保持最后CLK变化时D端的状态。

74HC175：使用CMOS边沿触发器组成的4位寄存器，因此只有当CLK处于上升沿时，Q端的状态才会跟随D端状态，否则Q端保持状态，RD'是添加三态门的复位控制端。

以上两种寄存器都为并行输入，输出的。

二、移位寄存器

移位寄存器（Shift Register）除了具有储存代码的功能外，还具有移位功能（通过移位脉冲控制左移和右移），并且可以实现数据的串-并转换、数值运算及数据处理等。

上图电路是由边沿触发的D触发器组成的4位移位寄存器。当CLK是上升沿是触发器才进行传输，例如，在4个时钟周期内（4个上升沿）输入代码依次为1011，而移位寄存器的初识状态为=0000，在移位脉冲的作用下变化如下表：

如下图，使用JK触发器组成的4位移位寄存器：

为分析74LS194A的功能这里以FF1为例进行说明，如图G1实现的是4选1数据选择器。

S0S1=00时，a0导通，FF1中当CLK上升沿时Q1=Q1，锁存功能。

S0S1=01时，a1导通，FF1中CLK上升沿时Q1=Q2，左移功能。

S0S1=10时，a2导通，FF1中CLK上升沿时Q1=Q0，右移功能。

S0S1=11时，a3导通，FF1中CLK上升沿时Q1=D1，并行输入功能。

这里还增加了三态门控制端=1时，电路才处于工作状态，否则全为0。

当位不够时，可以通过并接74LS194A实现位扩展

6.3.2 计数器

• 用于计数、分频、定时、产生节拍脉冲等
• 分类：

1. 按时钟分：同步、异步
2. 按计数过程运算：加、减和可逆
3. 按数字编码：二进制、二-十进制和循环码...
4. 按计数容量：十进制、六十进制...

一、同步计数器

1、同步二进制计数器

• 同步二进制加计数器

原理：根据二进制加法运算规则：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。

同步触发器通常用T触发器构成，结构有两种。

当T=1时，只要有脉冲输出就翻转，对于最低为是正常的。高一位的应何时翻转？第一位的为1时，来脉冲才进行翻转。类似的可以往后推。同时可得出逻辑式:

 实际对应的常用器件：74161芯片

 逻辑图：

另外一种结构：

FF有clk的上升沿控制，而其上升沿的产生确是Q和CLK为高电平时控制，这样可能会有些时间延迟，并不是在CLK上升沿时进行翻转。

•  同步二进制减计数器

原理：根据二进制加法运算规则：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。

• 同步二进制加减计数器

a、单时钟方式

加、减脉冲同一输入端，由加减控制线的高低电平决定加、减。

实际典型器件：74LS191（使用T触发器）

 a、双时钟方式

实际对应器件为：74LS193（采用T触发器，即T=1）

使用时谨慎使用，CLKD和CLKU时钟会产生竞争冒险，因此在使用时加入外部控制电路。

2、同步十进制计数器 

• 同步十进制加法计数器

基本原理：二进制的结构实现十进制，在四位二进制计数器基础上修改，只用到了10进位

                 当计到1001时，则下一个CLK电路状态回到0000

即1001的下一个状态为0000，原本时1010，也就是将1001的下一个状态的1010变成0000。

相对于1010、0000来说，Q0、Q2的变化规则是正确的，而Q1、Q3需要改变。

对于1010的变化规则是：

T3=Q2Q1Q0，如果将1010带入T3=0，那么下一个状态依然是Q3*=1。

T1=Q0，将1010带入T1=0，那么下一状态依然是Q0*=1.

这里希望下一状态Q3*=0，则需要将T3=1，相对于1001来说，只需要译Q3Q0即可，因此得到T3=Q2Q1Q0+Q3Q0。

同理希望下一状态Q1*=0，则需要将T1=1，相对于1001来说，只需要将 (Q3Q0)'即可，因此得到的T0=Q0(Q3Q0)'=Q0Q3'。

现实器件：74160，十进制加计数，控制和74161相同。 

•  同步十进制减法计数器

即0000的下一个状态为1001，原本时1111。

所以只要改变T1和T2即可。

根据以上可以将其改成16进制以下的任意进制加减计数器。

二、同步计数器

1、异步二进制计数器

• 异步二进制加法器

在末位+1时，从地位到高位逐位进位方式工作，原则：每1位从“1”变"0"时，向高位发出进位，使得高位翻转。

 tpd的时长会越来越长

•  异步二进制减法器

•  异步十进制计数器

 74LS290，若CLK0为计数器的输入端、Q0为输出端，即得到二进制计数器（或二分频器）；

                   若CLK1为计数器的输入端、Q3为输出端，即得到五进制计数器（或五分频器）；

        若将CLK1与Q0相连，同时CLK0为输入端、Q3为输出端，则得到十进制计数器（十分频器）

 三、任意进制计数器的构成方法

已有N进制芯片，组成M进制计数器，是常用的方法。

1、N>M

                              置零法：异步和同步；                预置数法：异步和同步

利用同步十进制计数器74160接成同步六进制计数器。

全译码：  如下图同步置0，异步置0时需要将0110这个状态赋值给RD'。红框为变成六进制后新印出来的框。

对于图6.3.33电路来说从0101跳到0000状态的时间只有门电路的延迟时间，在进位也属于一个数的变化所以应该也属于一个数的变化时间。

加入了一个锁存器，将输入锁存了半个周期的时间，将时延扩展了时间。

 预置数法：

当达到进位条件时，将进位条件作为LD'置位触发，将D0D1D2D3置入到Q0Q1Q2Q3，需要关注置入状态和置入的条件。

 得CLK可以直接置入，当输出状态变为0101也就是6时，作为触发LD'的触发信号，将D0D1D2D3

2、N<M

• M = N1XN2，如60进制即6进制与10进制来搭

N1和N2有两种链接方式：

1. 并行进位方式：用同一个CLK，地位片的进位输出作为高位的计数控制信号
2. 串行进位方式：低位片的进位输出作为高位片的CLK，两片时钟同时处于计数状态

偶数：两片同步十进制计数器接成百进制计数器

只有低位片进位的时候CLK才对高位片起作用进行计数。并行，同步电路

进位信号作为高位片的时钟进行计数，串行，异步

显示时会有问题，由于C进位的上升沿实在状态1001开始，当高位片显示1的时候地位仍然会处于1/4周期的状态9，然后再跳变1/4周期，所以显示时会出现8(1/2周期)、9(1/4周期)、19(1/4周期)、10(1/2周期)。因此这里加入了一个反相器，将下降沿变成上升沿，也就是取的1001结束的状态进行进位，将高位片进位导致的显示滞后1/4个周期。

奇数：将两片同步十进制计数器74160接成29进制计数器

整体置零（异步）

只要将29时的译码出来，作为整体置0的条件。

整体置数（同步）

四、移位寄存器型计数器

1、环形计数器

 由于上面电路由无效状态，不能完成自启动，因此设计成自启动电路：

2、扭环形计数器 

计数器应用实例：

例1：计数器+译码器——顺序节拍脉冲发生器

例2：计数器+数据选择器——序列脉冲发生器

6.3.3 顺序脉冲发生器

6.3.4 序列信号发生器