Vivado仿真时出现无法编译仿真问题

最新推荐文章于 2025-02-16 19:54:41 发布
最新推荐文章于 2025-02-16 19:54:41 发布
阅读量1w 收藏 34
点赞数 18
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_42443400/article/details/118558265
版权
在使用Vivado进行仿真时遇到无法编译官方IP的问题，报错提示'********某某某'未在'xil_defaultlib'库中编译。尝试了多种方法如更新、重置仿真等均未成功。最终通过Reset output products解决了问题，这是一个可能被忽视的解决步骤，对于遇到同样问题的用户可能有所帮助。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

Vivado仿真时出现无法编译仿真问题

项目场景、问题描述：

用官方的IP库生成参数化的IP后仿真，出现问题
ERROR: [VRFC 10-2987] ‘********某某某’ is not compiled in library ‘xil_defaultlib’
ERROR: [VRFC 10-3782] unit ‘tb’ ignored due to previous errors

解决方案：

方法1（但对我没用）：在这里插入图片描述

方法2（我的方法）：
在这里插入图片描述

在这里插入图片描述
Reset output products就好了，之前试了N多种方法，包括update,重置仿真，重新打开项目，都没有用。
希望能帮助到更多的人！

qq_42443400
关注
VCS+Verdi编译Vivado仿真库
Darever专栏
05-17 5513
开发平台：VCS2017， Verdi2017，Vivado 2017.2 Vivado_HOME为实际安装Vivado的根目录，这个目录下有settings64.sh文件 传统上VCS编译Vivado编译仿真库后，只能VCS使用，在VCS2016版本及更高版本是无法利用kdb参数调用Verdi编译时使用仿真库的。 Xilinx的编译库命令是compile_simlib，参数模板如下： compile_simlib [-directory <arg>] [-family <ar
Vivado 仿真
luoai_2666的博客
05-02 1748
仿真 PPM项目中，主程序下由很多子模块，仿真思路是 `timescale 1 ns/ 1 ns module sim1( ); reg clk1; initial begin clk1 = 0; end always #10 begin clk1 = ~clk1; end reg rst; reg [5:0] rst_cnt = 0; always@(posedge clk1) begin if(rst_cnt[5] == 1) begin r
使用vcs配合vivado进行仿真
05-11
使用vcs配合vivado进行仿真
vivado 仿真报错：ERROR: [VRFC 10-2987] ‘xxxxx‘ is not compiled in library ‘xil_defaultlib‘
diankui7151的博客
04-14 4131
vivado 仿真 error
[Vivado报错] [Runs 36-527] DCP does not exist
最新发布
XZ_ZC的博客
02-16 1305
通过以上步骤可解决90%的DCP文件缺失问题。若仍报错，建议提供完整日志以进一步分析。此错误表明Vivado在指定路径未找到。
VIVADO仿真卡住(executing simulate step)
jony的博客
10-27 2640
VIVADO仿真卡在executing simulate step
vivado仿真出错
Kevin
03-25 1万+
vivado仿真时，有时候会出现各种奇怪的错误，错误提示很模糊，有时候是testbanch的语法错误，有时候和路径有关系，或者是电脑防火墙每关闭； 1、如下是路径问题： 提示如下错误：ERROR: [XSIM 43-3225] Cannot find design unit xil_defaultlib.glbl in library work located at xsim.dir/work. 查看.log文件，并没有给出实质性的错误提示，打开对应文件位置，也没有work文件，更换一台电脑再次仿真，
Vivado出现编译错误：[USF-XSim 62] 'compile' step failed with error(s) while executing...
a1211545688的博客
10-24 1万+
在vivado执行仿真过程中出现了如下错误： [USF-XSim 62] 'compile' step failed with error(s) while executing 'D:/vivado_pro/led_8lights/led_8lights.sim/sim_1/behav/compile.bat' script. Please check that the file has t...
vivado创建ip核,创建pll报错：pll_synth_1 Failed,锁相环报错
qq_60096788的博客
07-12 1654
vivado创建ip核,创建pll报错：pll_synth_1 Failed,锁相环报错
基于MIPS多周期CPU设计报告，含代码与vivado仿真截图
11-26
本报告将详细介绍如何设计一个基于MIPS架构的多周期CPU，并包含实际实现代码以及Vivado仿真的截图，为读者提供直观的理解。 **1. MIPS架构概述** MIPS架构以简单的指令集、固定的指令长度和五级流水线（Fetch、...
实验笔记——Vivado仿真模拟
热门推荐
qq_51594995的博客
12-29 2万+
文章目录前言一、Vivado Simulato介绍二、功能仿真需要的文件三、具体步骤 文章目录前言一、Vivado Simulato介绍二、功能仿真需要的文件三、具体步骤 前言 本章关于vivado仿真软件的使用介绍 提示：以下是本篇文章正文内容，下面案例可供参考 一、Vivado Simulato介绍 Vivado Simulato是我们的仿真模拟器，用于硬件调试和判断代码正确性。 Vivado 设计套件内部集成了仿真器Vivado Simulator，能够在设计流程的不同阶段运行设计的功能仿真和时
vivado中使用vhdl库文件
liuzq的专栏
10-19 7537
vhdl编程时经常碰到这样的语句: library libcommon; use libcommon.global.all; 或 library work; use work.openmacPkg.all; 实际上这个库是个名为global.vhd的文件,光有上面这2语句IDE是找不到这个库来使用的,还需要设置,那么在vivado里具体怎样使用呢? 工程建好后会有个"xil_defaul...
VIVADO使用错误汇总
zzzheff的博客
11-30 1874
本帖用于记录VIVADO使用过程中遇到的一些错误，在网上查询解决方法的时候发现并不能解决遇到的问题，故记录以供参考，持续更新。
AR# 57595 - Vivado Synthesis - ERROR: [Synth 8-4169] error in use clause: package 'xxx' not found in
liuzq的专栏
06-21 1454
AR# 57595Vivado Synthesis - ERROR: [Synth 8-4169] error in use clause: package 'xxx' not found in library 'yyy'DescriptionI am encountering the following error when running Synthesis in Vivado. How ca...
一个生僻的vivado仿真错误
plotup的博客
05-06 449
自己在模块里写了一个Delay模块，在调用ip核时，其内部也存在一个delay模块，名字重叠，导致仿真出错。该问题除了功能仿真无法使用似乎没有其他问题。前仿真可以跑，甚至可以生成bit流。
记录学习verilog过程中遇到的bug
m0_51260846的博客
10-18 3594
verilog bug
vivado下ERROR: [USF-XSim-62] [VRFC 10-3180]
jerwey的博客
04-21 8670
ERROR: [USF-XSim-62] ‘elaborate’ step failed with error(s). Please check the Tcl console output or ‘C:/workplace/VIVADO/resize/resize.sim/sim_1/behav/xsim/elaborate.log’ file for more information. ela...
vivado报错信息学习过程更新
WATER_X的博客
10-19 4900
Verilog语言在使用过程中的错误信息记录
vcs编译vivado仿真
01-03
### 如何在Vivado中使用VCS进行编译和仿真 #### 使用VCS直接仿真Vivado工程前言 为了成功地利用VCS工具来模拟由Xilinx Vivado创建的设计项目，准备阶段至关重要。这涉及到一系列配置操作，包括但不限于编译所需的VCS仿真库以及设定恰当的环境变量以确保兼容性和性能优化[^1]。 #### 编译VCS仿真库 当着手于构建用于仿真的软件模型之前，需先获取并安装Silicon Graphics International (SGI) 的Verification Compiler System (VCS)，之后按照官方文档指示完成相应版本仿真器的支持文件集合——即所谓的“仿真库”的本地化部署工作。对于特定硬件描述语言(HDL)源码而言，则要额外关注其语法特性是否被所选VCS版本完全接纳和支持。 #### 设置Simulation参数 针对每一个待测设计实体，在`<project_root>/sim/`目录下建立独立的工作空间，并编写相应的顶层测试平台(TB, Test Bench)模块；随后编辑或修改既有的`.tcl`脚本文件，定义好目标架构、综合选项以及其他必要的预处理器指令等细节信息以便后续调用自动化流程处理程序时能够顺利解析这些设置项。 #### Run Simulation配置 启动实际的仿真过程前，应仔细校验所有输入条件的有效性及其相互间的一致性关系。通过命令行界面(CLI)或者图形用户界面(GUI)均可实现这一点。值得注意的是，如果计划采用批处理模式运行大批量实验案例的话，建议预先准备好一个包含全部必要参数在内的控制台可执行语句列表（通常保存在一个名为`run_sim.sh`之类的Shell脚本里），从而简化重复劳动强度的同时也提高了工作效率。 #### Makefile与执行脚本 考虑到跨平台移植性的需求，可以考虑引入GNU `make`作为辅助管理工具之一。为此目的而专门定制化的`Makefile`应当清晰地标明各个依赖对象之间的关联结构图谱，同时提供简洁易懂的操作指南供开发者快速上手实践。至于具体的执行逻辑部分则交由单独设立好的shell/bash/python等形式各异却殊途同归的小型应用程序负责落实到位。 #### 关键注意事项 鉴于某些情况下可能遇到的技术难题，比如混合信号(Mixed-Signal)/嵌入式系统(Embedded Systems)应用领域内常见的多语言协同开发场景下的互操作性挑战等问题，务必优先选用增强版VCS-MX而非标准发行包中的基础组件来进行集成调试作业，因为后者并不具备对诸如VHDL这类高级抽象层次建模语言所提供IP核资源的良好支持能力[^2]。 ```bash #!/bin/bash # run_sim.sh example script to launch VCS simulation with Vivado project. source /path/to/vcs_setup.csh # Load VCS environment variables. vlogan +v2k -work work ${RTL_SOURCE_FILES} # Compile Verilog sources using vlogan compiler from Synopsys. vhdlan -full64 -f filelist.f # Compile VHDL files listed in 'filelist.f'. vcs -debug_all -R top_tb # Generate and execute the simulator executable for testbench named "top_tb". ```
评论 9
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值