记录学习verilog过程中遇到的bug

最新推荐文章于 2024-05-31 14:20:30 发布
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文章标签： 学习 bug
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本文链接：https://blog.csdn.net/m0_51260846/article/details/127387822
版权

1. cannot access memory ‘in0’ directly

在这里插入图片描述
在实例化的代码报错，仿真一下，报错后在日志里发现:

ERROR: [VRFC 10-3642] port ‘in’ must not be declared to be an array

搜了一下，原来verilog并不支持将端口设置为数组，但新版的systemverilog支持，将文件后缀.v改成.sv即可解决问题。

持续更新…

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