VIVADO仿真卡住(executing simulate step)

已于 2022-10-27 23:51:37 修改
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分类专栏： ZYNQ 问题整理 文章标签： fpga开发
于 2022-10-27 23:51:07 首次发布
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最近使用vivado的时候发现仿真的时候会卡住，找了很多原因，最后发现是因为腾讯游戏的Tencent protect反作弊程序搞的鬼。

短期解决办法：回滚或升级Windows版本

长期解决办法：删掉腾讯游戏，不要运行

Vivado 仿真
luoai_2666的博客
05-02 1751
仿真 PPM项目中，主程序下由很多子模块，仿真思路是 `timescale 1 ns/ 1 ns module sim1( ); reg clk1; initial begin clk1 = 0; end always #10 begin clk1 = ~clk1; end reg rst; reg [5:0] rst_cnt = 0; always@(posedge clk1) begin if(rst_cnt[5] == 1) begin r
Vivado 2020.1 仿真时卡在executing simulate step
ChaosSon的博客
05-16 3952
最近使用vivado 2020.1自带的仿真工具进行仿真时，发现软件会卡在“executing simulate step”的步骤，并且此时系统无法进行其他工作（例如打开matlab，甚至是Edge浏览器）。与此同时，能够正常地编译工程，生成bit流文件。 已经尝试的网络上推荐的方法包括： 重装Vivado；删除appdata/local/temp 中的相关文件；清理磁盘空间；直接打开xpr文件而非使用Vivado打开。以上方法均告失败。 尝试重新建立一个工程的方法，此时可以在仿真时打开别的软件（不排
解决Vivado仿真卡在executing simulate step
Monster_Kee
06-28 1万+
解决vivado仿真卡死在executing simulate step
vivado仿真卡在current time: 0 fs
qq_51348072的博客
03-19 2315
问题的原因在于，for循环的循环变量设成了10bit reg类型，由于for循环结束还会再加1，最后i=1024，需要11bit才可以。此外，导致该问题出现的原因还可能是组合逻辑产生了闭环（loop），需要注意。这里建议for循环的变量用integer来写。
Vivado仿真卡在executing analysis and compilation step阶段
wangfei960的博客
07-22 6240
用Vivado进行仿真时，卡在executinganalysisandcompilationstep阶段，无法继续进行仿真。1，vivado正常仿真后，重启仿真（relaunch_sim）。如下图，vivado卡在launchingsimulationsteps阶段，无法继续进行仿真。2.关闭vivado仿真，重新仿真（launch_simulation）。vivado卡在executinganalysisandcompilationstep阶段，无法继续进行仿真。...
Vivado仿真卡在Executing analysis and compilation step
m0_37753944的博客
01-27 3393
Vivado仿真卡在Executing analysis and compilation step循环不出去，检查是否有vivado报不出来的低级语法错误，还是不行，把sim文件里的sim_1文件删了，重新跑就好了
Vivado关联Modelsim仿真时一直卡在Executing analysis and compilation step...的解决
YprgDay的博客(Yuan make progress everyday)
07-16 1477
Vivado关联Modelsim仿真时一直卡在Executing analysis and compilation step...的解决。
vivado仿真无法运行，停滞，跑不下去的一种解决办法
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a1197512981的博客
09-05 1万+
vivado仿真无法运行，停滞，跑不下去的一种解决办法
基于MIPS多周期CPU设计报告，含代码与vivado仿真截图
11-26
本报告将详细介绍如何设计一个基于MIPS架构的多周期CPU，并包含实际实现代码以及Vivado仿真的截图，为读者提供直观的理解。 **1. MIPS架构概述** MIPS架构以简单的指令集、固定的指令长度和五级流水线（Fetch、...
使用vcs配合vivado进行仿真
05-11
"使用VCS配合Vivado进行仿真" 在本文中，我们将详细探讨使用VCS（Virtuoso Cycle Simulator）配合Vivado进行仿真的方法和步骤。 首先，让我们了解什么是VCS。VCS是一种功能强大的仿真工具，广泛应用于数字电路设计...
xilinx vivado的五种仿真模式和区别
01-19
本文介绍一下Xilinx的开发软件 vivado 的仿真模式， vivado的仿真暂分为五种仿真模式。 分别为： 1. run behavioral simulaTIon-----行为级仿真，行为级别的仿真通常也说功能仿真。 2. post-synthesis funcTIon ...
project_2MUX1_vivado四选一选择器仿真_vivado二选一_vivado仿真_vivado四选一_使用Veri
10-04
本项目“project_2MUX1_vivado四选一选择器仿真_vivado二选一_vivado仿真_vivado四选一_使用Verilog”是基于Vivado平台，使用Verilog硬件描述语言实现四选一选择器（4-to-1 multiplexer）的设计与仿真。 Verilog是...
Vivado与modelsim仿真卡在Executing analysis and compilation step
qq_52194830的博客
02-22 948
原因：代码中存在错误！！！ 从上图所示处查看报错信息。
【V002】用vivado自带仿真工具，仿真FFTip核时，一直失败，停在检查点
chenmy
06-11 5142
[VRFC 10-516] comparison between unequal length arrays always returns FALSE ["C:/wrk/2016.4/nightly/2016_12_14_1733598/packages/customer/vivado/data/ip/xilinx/xbip_utils_v3_0/hdl/xbip_utils_v3_0_vh_rf...
Vivado联合modelsim仿真卡在executing analysis and compilation step阶段
qq_43811597的博客
10-29 3550
三、如果上面步骤都对了，还是不行，就点击setting里面的restore，然后重新打开工程，或者将仿真题改成vivado自带的，跑一遍仿真，如果还是不行，那只能说没救了，但是一般如果vivado的仿真跑不出来，肯定是仿真文件有错，就去按照提示改一下，然后能跑之后，再去换回modelsim就可以。总的来说，vivado联合modelsim有问题，一般只有两个方面，仿真文件有错，但没有报错，可以在modelsim里面单独打开仿真文件，编译一下，一般也就会发现了。
Vivado仿真时的闪退问题
qq_36170518的博客
02-28 3794
根据在论坛上面的查询结果：在任务管理器中将vivado停止运行，再重新打开即可
Vivado仿真时出现无法编译仿真问题
qq_42443400的博客
07-07 1万+
Vivado仿真时出现无法编译仿真问题 项目场景、问题描述： 用官方的IP库生成参数化的IP后仿真，出现问题 ERROR: [VRFC 10-2987] ‘********某某某’ is not compiled in library ‘xil_defaultlib’ ERROR: [VRFC 10-3782] unit ‘tb’ ignored due to previous errors 解决方案： 方法1（但对我没用）： 方法2（我的方法）： Reset output products就好了，之前
vivado中调用Simulator时闪退的问题
苍白的手漆黑的刀
05-04 4918
在调用vivado自带的Simulator仿真,竟然闪退,也没什么log文件说明问题,搞了好久,都想重装系统了,,最后发现是自己的fifo IP有问题,例化IP时有一堆文件,得全部留着 这个是完整的fifo IP文件 这个是我自己的IP文件夹中的文件，重新再弄个完整的IP文件就可以仿真了。。。
Vivado仿真闪退的解决方法
woshigaowei5146的博客
08-03 2551
Win10系统，电脑仿真就会卡住Executing simulate step，过大概5分钟Vivado闪退。版本：Vivado2020.1；
AMD Vivado™ 设计套件生成加密比特流和加密密钥
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芯眼的博客
05-17 504
本应用说明详细介绍了使用AMD Vivado™设计套件生成加密比特流和加密密钥的步骤，适用于AMD UltraScale™和UltraScale+™ FPGA。文档涵盖了AES-GCM和RSA身份验证的加密过程，并提供了将加密密钥和比特流编程到FPGA中的具体方法。UltraScale器件具备片上AES-GCM解密和身份验证逻辑，确保设计安全性，防止复制或逆向工程。加密密钥可存储在BBRAM或eFUSE中，且无法读回。文档还讨论了RSA身份验证的优势及其与AES-GCM的结合使用，以增强安全性。此外，文档提
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