FPGA异步时钟组

参考链接:
1.https://blog.csdn.net/wordwarwordwar/article/details/79183619?spm=1001.2101.3001.6650.1&utm_medium=distribute.pc_relevant.none-task-blog-2%7Edefault%7EBlogCommendFromBaidu%7ERate-1.queryctrv4&depth_1-utm_source=distribute.pc_relevant.none-task-blog-2%7Edefault%7EBlogCommendFromBaidu%7ERate-1.queryctrv4&utm_relevant_index=2
2.https://blog.csdn.net/qq_41034231/article/details/106947282
3.https://blog.csdn.net/aaaaaaaa585/article/details/116067981

写视频传输时，时序出现了问题。起初我以为(ASYNC_REG=“TRUE”)可以对跨时钟域的信号
进行约束，xdc就不用再进行约束了。但是发现xdc还会报告时序报错。想着约束个异步时钟组就能解决了吧，然后利用tcl指令，report_clocks查看时钟，对其进行约束（generated_clocks 使用master clock）。

如下是我的约束：

但是综合后会出现严重警告：

我以为命令写错了，所以用tcl查了下(report_clock_interaction)，并没啥问题。

然后在网上查了下资料，发现也有人遇到类似问题，但是约束是起作用的。具体原因不懂。