（125）FPGA异步时钟域约束效果（vivado）

（125）FPGA异步时钟域约束效果（vivado）

1 文章目录

1）文章目录

2）时序约束引言

3）FPGA时序约束课程介绍

4）FPGA异步时钟域约束效果（vivado）

5）技术交流

6）参考资料

2 时序约束引言

1）什么是静态时序分析？

通俗来说：在输入信号到输出信号中，因为经过的传输路径、寄存器、门电路等器件的时间，这个时间就是时序。开发工具不知道我们路径上的要求，我们通过时序约束来告诉开发工具，根据要求，重新规划，从而实现我们的时序要求，达到时序的收敛。