vivado上的verilog工程向板卡下载全流程

首先新建一个工程，选择好板卡环境
接着添加所需要的源文件，比如.v文件
然后配置管脚约束和时序约束，管脚约束将输入输出信号配置到器件 的某个引脚，并且包括设置此管脚的电平标准，电流标准，上下拉等
时序约束在高速数字电路设计中很重要，主要是为了提高设计的工作频率和获得正确的时序分析报告。时序约束越全面越好。‘
接着是综合与实现
综合是针对输入设计以及约束文件，按照一定的优化算法进行优化处理，获得一个满足与其功能的电路设计方案。综合工具将用户的硬件语言描述的文件或者原理图文件翻译为FPGA内部逻辑资源按照某些连接方式组成的逻辑链接（网表），并根据用户要求生成网表文件。
实现就是通过翻译，映射，布局布线等过程来完成设计的固化。整个实现过程将网表文件通过翻译为所选器件的内部资源与硬件单元（Translate），然后 找到对应的硬件关系并将设计与硬件资源一一对应（Map），最后布局布线（Place&Route），这样就可以固化到FPGA里面去了。
最后是编译及下载。
综合实现完后，可以通过哦generate bitstream执行编译，编译生成的bitstream文件可以通过软件下载入FPGA。