DC设计中的约束（Assignments或Constraints）

设计中常用的约束

时序约束：主要用于规范设计的时序行为，表达设计者期望满足的时序条件，指导综合和布局布线阶段的优化算法。

区域与位置约束：主要用于指定芯片I/O引脚位置以及指导实现工具在芯片特定的物理区域进行布局布线。

其他约束：泛指目标芯片型号、接口位置，电气特性等约束属性。

时序约束的主要作用

• 提高设计的工作频率
  通过附加时序约束可以控制逻辑的综合、映射、布局和布线，以**减少逻辑和布线延时，从而提高工作频率**。
• 获得正确的时序分析报告

静态时序分析和动态时序分析

• 静态时序分析则是通过分析每个时序路径的延时，计算出设计的各项时序性能指标，如最高时钟频率、建立保持时间等，发现时序违规。它仅仅聚焦于时序性能的分析，并不涉及设计的逻辑功能，逻辑功能验证仍需通过仿真或其他手段（如形式验证等）进行。静态时序分析是最常用的分析、调试时序性能的方法和工具。

• 动态时序仿真是针对给定的仿真输入信号波形，模拟设计在器件实际工作时的功能和延时情况，给出相应的仿真输出信号波形。它主要用于验证设计在器件实际延时情况下的逻辑功能。由动态时序仿真报告无法得到设计的各项时序性能指标，如最高时钟频率等。

dc中对于建立时间的分析是基于路径的最大延时
dc中对于保持时间的分析是基于路径的最小延时

静态时序分析实例

path1： input port to data pin of sequential cell
path2： input port to output port
path3： clock pin to data pin of next sequential cell
path4：clock pin to output port

时序分析案例

• 给定setup time 和hold time ，要求算出最小时钟周期
  
  假设时钟周期是20,每个触发器的cell 延迟是1, 触发器的建立时间是1, 保持时间是0.5, 分析图中的建立时间和保持时间的slack。

1、首先分析路径找出最长和最短路径。

如图所示为两个寄存器之间，四条路径实例

2、有了最长和最短路径后，就可以分析建立时间与保持时间

set_input_delay

input_delay是设置外部信号到达输入端口的时间，DC会用它来计算留给内部逻辑的空余时间是多少。

之所以上ClkA和Clk的时钟周期不一致，主要是用来说明上图中黄色部分。黄色部分的确认是很重要的。这是DC用来确定时间余量(slack)的关键。

如上图所示，黄色部分已经是最小相位差。那么根据input_delay时间以及库中触发器的setup建立时间，可以知道留给内部逻辑的延迟时间为红色部分
Tlogic_delay = Tmin - Tinput_delay - Tsetup

在综合过程中。DC会优化Logic2的时序，以使他达到时序要求。

set_output_delay

set_output_delay是设置输出端口导数据采集处的延迟。DC会根据它来计算留给内部逻辑的时间。

Drive与Load

DC综合是基于路径的，每个路径上都有Cell和net，所以基于路径的总和就是计算路径上的delay和rc（DC是使用互连线模型进行估算)。

在了解delay和rc的计算时，我们要先了解一下一个cell对于drive（前级）和driven（后级）所用到的模型是什么

如图，一个buffer，从前级看过来是一个load（capacitance，想获得这个load，可以通过load_of buffer/a获得）,从后级看来是一个drive（resistance）。

电路的的驱动能力是上一级的1/R,即电阻的倒数，驱动能力大，说明看过去的电阻小，也说明这个器件比较大（大器件有较大的驱动能力）。

电路的负载能力是下一级的load（即电容）总和，负载能力大，说明能驱动下级的器件就很多。

大器件是大电容，小电阻，而小器件是小电容，大电阻。理解这些，对于dc综合以及后端APR版图都有很好的操作。

延时计算

对于cell的延迟，dc是根据input_transition和out_load对应的查找表来计算的。

对于net的延迟，dc是根据wire_load_model中的fanout_length和resistance，capacitance，area的查找表计算的。