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端口定义
模块定义以关键字 module 开始,以关键字 endmodule 结束。在module中,对模块的输入和输出进行定义,包括模块名,端口信号,端口声明和可选的参数声明等。
在Verilog中,端口的定义有三种类型, 输入input,输出output和双向端口inout。input、inout 类型不能声明为 reg 数据类型。output 可以声明为 wire 或 reg 数据类型。
具体定义举例如下:
方法1:
module count(
input i_clk,
input i_rst,
output reg[9:0]o_dout
);