【verilog_4】: 设计一个 16 选 1 选择器 Design a 16-to-1 selector

最新推荐文章于 2024-05-24 11:01:28 发布
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分类专栏： FPGA 文章标签： verilog
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版权

设计一个 16 选 1 选择器 Design a 16-to-1 selector

法一

author : Mr.Mao
e-mail : 2458682080@qq.com

module mux16_1(
	input [3:0] sel,
	input [15:0] D,
	output Y
);

assign Y = D[sel];

endmodule

法二

author : Mr.Mao
e-mail : 2458682080@qq.com

module MUX16_1(a,b,c,d,e,f,g,h,i,j,k,l,m,n,o,p,s0,s1,s2,s3,y);
input a,b,c,d,e,f,g,h,i,j,k,l,m,n,o,p;
input s0,s1,s2,s3;
output y;

reg y;

always@(*)
begin 
  case({s0,s1,s2,s3})
     4'b0000 : y <= a ;
	  4'b0001 : y <= b ;
	  4'b0010 : y <= c ;
	  4'b0011 : y <= d ;
	  4'b0100 : y <= e ;
	  4'b0101 : y <= f ;
	  4'b0110 : y <= g ;
	  4'b0111 : y <= h ;
	  4'b1000 : y <= i ;
	  4'b1001 : y <= j ;
	  4'b1010 : y <= k ;
	  4'b1011 : y <= l ;
	  4'b1100 : y <= m ;
	  4'b1101 : y <= n ;
	  4'b1110 : y <= o ;
	  4'b1111 : y <= p ;
	  default : y <= a ;
	endcase
end
endmodule
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设计一个16选1选择器Design a 16-to-1 selector
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设计一个16选1选择器 Design a 16-to-1 selector module mux16_1( input [3:0] sel, input [15:0] D, output Y ); assign Y = D[sel]; endmodule
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