Vitis HLS 在从Vivaido HLS的升级换代中,以axi_master接口为起点的设计正在变得更易上手,其中很重要的一点就是更多的MAXI端口设计参数可以让用户通过指令传达到。这些参数可以分为两类:
静态参数指标:这些参数会影响内存性能,可以在 C 综合期间的编译时从编译的结果中很清楚地知道,突发读写地长度、数据端口宽度加宽、对齐等。
动态参数指标:这些参数本质上是动态的,取决于系统。例如,与 DDR/HBM 的通信效率在C综合编译时是未知的。
本文给大家提供利用axi_master接口指令端的几个静态参数的优化技巧,从扩展总线接口数量,扩展总线位宽,循环展开等角度入手。最核心的优化思想就是以资源面积换取高带宽的以便并行计算。
熟记这本文几个关键的设计点,让你的HLS内核接口效率不再成为设计的瓶颈!
以上代码在进行了c综合后,
开发者分享 | HLS, 巧用AXI_master总线接口指令的定制并提升数据带宽-面积换速度
本文介绍了如何利用Vitis HLS的AXI_master接口优化提高数据带宽。通过扩展总线接口数量、位宽以及循环展开,实现了数据传输效率的提升。通过实例展示了增加axi总线、调整数据位宽到512bit及循环展开16倍,从而减少循环周期并提高并行计算能力。经过优化,模块延迟显著下降,性能得到大幅提升。
摘要由CSDN通过智能技术生成