基于FPGA的多功能图像采集存储系统设计（7）

第五章设备功能测试及分析

        在完成系统软硬件设计后,需进入测试与分析环节。为了保证设备能够稳定运行需对系统重要组成部分进行完备的测试，从而进一步明确设备的工作状况。本章节依据模块化设计方案，先对系统部分重要模块的性能参数进行测试，最后再完成设备整机调试工作。

5.1设备相关参数

        本系统中各组成模块搭建完成后如图 5.1 所示。设备整体布局如下:图像传感器模组与相机控制板上下对接后，通过高清液晶屏排线连接到设备底板右边缘上;系统核心控制单元作为中心枢纽，通过板对板连接器安插在底板中间部分，便于与各模块进行交互:系统搭载了两个数据存储模块，位于系统核心控制单元左侧，同样通过板对板连接器安装在设备底板上;图像压缩处理单元通过 FFC 排线连接到底板右下角。

        为了合理规划设备机械结构，将设备中的多个接口布置在底板上边缘，依次为SFP光模块接口、SATA接口、HDMI接口、RJ45 网络接口及 Cameralink Full 接口。同时本系统电路板布局紧凑，整体尺寸为 173mmx127mm，总重量不超过350g，较好地保证了设备的灵巧便携性。
        本系统包含多个功能模块，为了对系统功耗进行详细的分析，在进行功耗测试过程中，首先对系统各模块单独进行供电，测出其模块功耗，最后再通过线性电源测试设备整机功耗。根据功耗计算公式(5-1)，完成系统各模块及整机的功耗计算，结果如下表所示。


        根据功耗测量结果，设备整机功耗约为 23.6 瓦，略高于各模块的功耗之和。产生该现象的原因为:设备在进行整机工作时，产生一定的热量，从而造成了额外的能量开销。设备在进行户外采集工作时，使用容量为 6000mAh、输出电压为 12V 的电池进行供电。并且通过导热硅胶与密齿散热铝片对设备进行导热处理，使得设备工作温度不超过65°C。

5.2系统主要模块功能测试

        在进行设备整机调试之前，需对系统部分重要组成模块进行功能测试，其中主要包括图像采集单元、系统核心控制模块及数据存储模块。验证以上几个模块独立工作时的性能状况，确保模块在硬件及软件驱动设计方面准确无误，为后续系统整机测试奠定基础。

5.2.1图像采集单元功能测试

        在图像采集单元测试过程中,主要从图像传感器寄存器配置与相应成像模式两个方面对其进行功能验证。将图像传感器模组与相机控制板对接后，通过JTAG 仿真器使图像采集单元工作于在线调试模式。首先，通过 FPGA 片上的逻辑分析仪，成功捕获到寄存器配置过程的接口通信时序波形图。该配置过程波形图如图 5.2 所示

        从该实验结果图中，分析总结如下:接口中的 SCL信号为高电平期间，SDA 信号由高电平跳变为低电平，成功发起了接口起始通信信号，紧接着进行地址及寄存器设置值的发送，最后在 SCL 信号为高电平期间，SDA 信号由低电平上拉至高电平从而结束相应寄存器配置过程。经过上述分析，表明图像传感器的配置过程符合预期设计要求，接下来再对输出的图像数据格式进行测试。图
        图像传感器模组在场同步控制信号 VS 由低电平变为高电平时，开始进行新一帧图像数据传输，并在行同步信号 HS 的控制下，输出当前图像中新一行图像数据。时序图 5.3 中HS 信号为低电平期间，对应图像传输过程中的行消隐时间。此外，为了进一步验证图像的输出格式,在测试逻辑程序中,增加了图像帧计数器与行计数器最终根据计数器1秒内的统计结果，验证了图像传感器输出分辨率为 1920x1080，输出帧频为 30 帧。经过以上测试，证明图像采集单元软、硬件设计均符合课题功能需求。最后，在户外环境中使用长焦镜头对图像采集单元进行测试，并通过 HDMI 显示屏观察成像效果，其测试结果如图 5.4 所示，从该测试图中可看出图像采集单元工作性能良好。

5.2.2系统核心控制单元功能测试

        在系统核心控制单元测试过程巾，主要对模块中的 DDR3 SDRAM阵列数据缓存功能与千兆以太网数据上传功能进行测试。
(1)DDR3 SDRAM 阵列数缓存功能测试
        在 DDR3数据读写控制测试程序中，将 DDR3 控制器接口时钟频率设置为400MHz,以测试缓存阵列在 800Mbps 传输速率下的数据读写稳定性。首先进行 DDR3数据写入测试，当app_bus_wreq 信号为高电平时，开始产生 DDR3 数据写请求。同时在测试程序中对 app_wdf_wren 信号进行判断，当该信号跳变为高电平时，将生成的512bit 测试数据依次写入到DDR3SDRAM阵列中。图5.5为数据成写入DDR3时的波形图。

        接着再进行 DDR3 数据读取测试，将读出的数据与写入的数据进行比对，以验证缓存阵列的数据传输稳定性。在 DDR3 数据读出测试程序中，当ddr _bus_rd_req 信号为高电平时，产生读请求信号，同时在检测到 app_rd_data_valid 信号变为高电平时开始从app_rd_data 信号上获取有效数据。DDR3 数据读出时序如图5.6 所示，经检测验证后，发现读出与写入的数据是一致的。并且在后续的多次循环读写测试过程中，该缓存阵列始终能够高效稳定地进行数据读写操作。

(2)千兆以太网数据上传功能测试
        在千兆以太网数据上传功能测试中，主要对其数据发送速率进行测试。在测试程序中，将数据包长度设置为 1000 宁节，并缩短数据包之问的发送时问问隔。最后，在PC上通过抓包工具Wireshark 对接收到的UDP数据包进行统计。抓包统计过程如图5.7 所示。

        在捕获到第 10000 个数据包后停止抓包，并记录该测试过程的总耗时，最后将多次测试统计结果整理如表 5.2 所示。

每个数据包中去除UDP 数据报首部后剩余 992个字节有效数据，根据测试统计结果得出平均耗时约为: 0.0836S，最终该接口的数据上传速率由公式(5-2)计算可得

5.23数据存储单元功能测试

在数据存储单元测试程序中，主要对 eMMC 存储器的初始化及数据写入过程进行功能验证。
(1)eMMC 初始化验证
在初始化程序模块中，根据 4.4 小节的逻辑设计，发送相应的初始化控制命令当测试程序中完成 CMD7 命令发送后，开始对存储器的状态进行判断，同时检测FPGA 主机端状态机的变化。最后本模块测试程序发送CMD21 命令，以获取存储器中的tunning数据块。图5.8 为数据信号线上捕获的tuning 响应数据波形图。经验证后，该响应数据与器件中寄存的 tunning block 值一致，从而表明eMMC存储器成功地完成了初始化操作。

(2)eMMC 数据写入验证
        在数据写入测试程序中,将工作时钟频率设置为 200MHz，然后发送相应写命令完成测试数据的写入操作。最后通过判断存储器端返回的 CRC 校验状态码，以验证数据是否被成功写入存储器内部 Flash 中。测试过程中 FPGA 接收到的 CRC校验状态码如图 5.9 所示。经验证后该值为“00101”，符合预期写入操作要求，并且后续经过多次数据块写入测试，该数据存储单元均能够在 200MHz 时钟频率下稳定工作。

5.3系统整机测试

        完成系统部分重要模块验证后，需对设备整机功能进行测试，从而进一步了解各模块间的协作能力。本文设备配合相应的上位机控制软件进行系统整机功能测试，系统软硬件联调示意图如图 5.10 所示。首先将前端图像采集单元及网络连接线安装完成后，再对 IP 地址进行配置，使得设备与主机处于同一网段，最后在确保网络通信畅通情况下，开始进行系统功能测试 。

在开始进行图像采集存储功能测试之前，可通过上位机软件的相机参数配置功能，对图像采集单元的工作模式进行相应配置。然后点击“开始采集”按钮向设备发送相应指令，设备在开始进行数据采集后会向上位机反馈一个响应信号，此时会点亮界面上的“正在采集”指示灯。具体采集存储测试界面如图 5.11 所示。此外，还可以通过“停止采集”按钮，中断设备采集存储过程

接下来对设备的图像上传功能进行测试。根据实际应用需求，在上位机控制软件中设计了两种应用模式。在第一种应用模式中，可通过“图像显示”按钮，将采集到的图像数据进行实时显示回放。该模式测试结果如图 5.12 所示。

另一种应用模式为图像下载模式，该模式将采集到的图像数据保存到本地硬盘中，可为后续的实验提供相应数据集。具体测试步骤如下:首先点击“下载路径”按钮，完成图像数据保存路径的设置，然后再点击“开始下载”按钮，开始进行数据的本地保存，最后完成图像下载后，可在“文件管理中心”中进行查看。图 5.13 为图像下载时的测试界面。

        根据系统数据流传输设计方案，系统核心控制单元与每个数据存储单元之间的通信链路传输时钟频率为 100MHz，数据传输通道为8路，并且链路的串化因子为7,于是可通过公式(5-3)计算出单个数据存储单元的输入带宽为 700MB/s;然而每个eMMC 阵列的存储带宽最高可达 800MB/s。因此为了与数据存储单元的输入带宽进行匹配，将eMMC阵列的工作时钟频率降为:175MHz，存储带宽降至700MB/s。最后，由于设备搭载了两个存储阵列模块，其总存储带宽约为 1.37GB/s，达到了系统指标要求。
100x8x7=8=700MB/s
(5-3)
        综合以上测试过程，本文设备在功耗、存储带宽、功能应用等方面均满足课题实际需求，且具备较高的综合处理性能。

5.4本章小结

        本章首先对设备组成及相关物理参数进行分析，并对设备功耗进行详细测试。接着再验证系统部分重要模块的功能特性，其中包括图像采集单元、系统核心控制单元及数据存储单元。然后通过上位机控制软件对设备进行联合测试,以验证其整机功能。在多次调试过程巾，不断地对系统性能进行优化，最终成功研制出符合课题需求的设备。

第六章 总结与展望

6.1总结

        为满足工业生产、军事防御及安防监控等场景图像采集需求，本文研制了一套集图像采集、压缩、存储及传输等功能于一体的图像采集存储设备。该系统综合性能优良、硬件成本较低、系统稳定且可扩展性强。系统中采用多片存储器组成阵列，总存储容量为 2T 字节，存储带宽不低于 1GB/s，此外系统还支持多种数据传输接口。本
文主要工作总结如下:

        (1) 从课题研究需求出发，结合国内外图像采集系统的发展状况，并分析当前主流系统架构在数据存储与传输等方面存在的优缺点，提出本文系统的总体设计架构。
        (2) 分析系统功能要求及技术指标，基于模块化设计思想，将系统分为视频流传输、系统核心控制、视频流压缩处理、视频图像存储等多个模块，并从接口设计.核心器什选型等角度对每个模块进行详细分析。最终明确系统软硬什设计方案，为后续设计提供指导思想。
        (3)根据系统模块化设计方案，完成系统各模块原理图设计，并从信号完整性模块导热性、系统开发效率等方面进行 PCB 布局布线设计，确保设备硬件电路具有较强的抗干扰能力。
        (4) 根据系统各个模块的工作特性，采用高内聚低耦合的软件设计方案，对各模块的逻辑功能进行开发。其中主要以系统核心控制单元为中心，完成图像数据采集存储及上传等功能逻辑设计。
        (5) 根据系统测试方案，结合课题实际应用需求，首先完成系统部分重要模块功能验证，然后再结合上位机控制软件进行设备整机联调，最后分析总结测试结果,表明本文设计的系统工作稳定且符合课题指标要求。
本文设计的图像采集存储设备可以兼容多种视频图像采集单元，并且基于模块化设计，将系统分解为多个功能独立的模块，极大地提升了系统的开发效率，同时为设备后期的升级维护与二次开发提供便利。此外，设备还扩展了千兆以太网口、SFP 光通信接口及 SATA 等接口,用于与多种外围设备进行通信，从而提升本系统的适用性

6.2展望

        总而言之，依据课题的功能需求及技术指标，本文成功完成了设备的研制。但是随着研究的深入及应用场景需求的升级，当前系统依旧存在诸多可升级改进的方面。为了充分发挥设备的性能，主要从以下几个方面进行升级改进:

(1)系统的数据压缩处理模块中采用海思 H3516 系列处理器作为主控单元，且通过 BT1120 接口接收数据，使得模块与系统核心控制单元之间的传输带宽受限，从而影响数据压缩速率。采用的改进方案为:使用 H3559 系列处理器作为主控单元，并通过USB3.0 传输接口与系统核心控制单元进行图像数据传输，该接口最高传输速率为5Gbps，因此可有效提升两模块间的传输带宽，从而提高数据压缩速率，同时也能够降低主控单元的数据缓存压力。
(2)升级数据存储模块的主控芯片,采用Artix-7 系列FPGA代替原来的 Spartan6系列，使得存储模块可通过Artix-7 系列FPGA中GTP 收发器与系统核心控制单元进行数据传输，以代替原来的多路 LVDS 通信链路，从而能够大幅度提升数据传输速率，最终增加数据存储模块的有效读写带宽。
(3) 由于系统核心控制单元上采用的 FPGA 芯片资源较为丰富，但在实际开发过程中并没有充分利用其逻辑资源，其中主要使用到了 FPGA 芯片的部分I/0 资源因此可发挥 FPGA 并行计算优势，利用其剩余的 DSP 资源对图像进行预处理后，再发送至数据压缩处理单元进行相关运算，从而提升系统图像处理性能。
(4)系统预留了 SATA 接口，后期可选择通过周态硬存储设备进行图像数据
的保存，从而使系统的工作方式更加灵活。(5)目前，本系统主要是通过千兆以太网口与上位机控制软什进行控制命令的交互。然而，当设备应用在沙漠、机载等实验环境时，该通信方式将无法正常工作。由于 Hi35xx 系列核心板支持无线网卡驱动开发，因此为了降低设备研发成本，可以在该系列核心板上扩展出无线传输模块，从而实现设备与上位机的远程通信操作.综上所述，本文设计的图像采集存储系统工作稳定性高、硬件成本低、适用范围广，具备比较重要的工程实践意义。并且通过对系统持续改进后，能够进一步提升设备的综合性能。