Modelsim的使用以及设计、激励文件testbench的说明

其实有很多可以用来做FPGA开发的软件，如Vivado、Quartus和Modelsim，但是这里向大家推荐使用modelsim是因为大家现在要做的只是简单的一个数电知识的verilog实现和仿真，所以用不到很多东西，比如一个Vivado装完就要几十个G上百个G，这对电脑的要求不低，而一个modelsim也就几百兆一个多G，且用起来也比较方便，仿真速度也快，即使是在用Vivado进行大型项目的开发，也经常关联modelsim用它进行仿真，接下来主要介绍设计文件、激励文件以及modelsim使用的方法，更加详细的使用大家可以自己在网上查找一下，非常方便。

一、设计文件

何为设计文件，就是利用Verilog实现某一特定功能的.v文件，比如实现一个选择器，那我们可以得到如下的.v文件。

module mux4_1(
  input [1:0]addr,
  input [3:0]data_in,
  output reg data_out
  );

always@(*)
  case(addr)
    2'b00:data_out<=data_in[0];
    2'b01:data_out<=data_in[0];
    2'b01:data_out<=data_in[0];
    2'b01:data_out<=data_in[0];
  endcase
endmodule

二、激励文件

那么我们得到设计文件之后，如何验证我们的设计文件能否实现我们预想的功能？没错一般我们就需要进行仿真，仿真无疑就是希望它能工作起来，那此时我们就需要从设计的模块外部给他一个激励，让他能够运转起来。在设计文件中，我们有input、output，但是如果我们不给输入激励它完全是没法运转起来的，换个说法，大家最近在用quartus做电子线路实验，设计好代码之后大家会添加波形文件，给输入信号激励，我记得在“判断是否能整除2、3、5”的这个是严重输入是逐步加1的，可能大家是按照教学视频去操作的并没太关注他到底在做什么，是怎么实现的，其实我们可以设计各种各样的激励文件，我们一般称之为testbench，想让输入怎么变他都可以怎么变，接下来对照上面的选择器，我们写一个激励文件testbench。

module tb_mux4_1 (); //这里括号内可以不和设计文件一样，不用添加信号名称
  reg [1:0] addr;
  reg [3:0] data_in;
  wire data_out;         //大家可能会奇怪为什么这里输入用reg输出用wire，
               //和设计文件似乎相反，这是因为在tb文件里我们要给输入赋值，
               //输出是直接被驱动的，所以输入用reg输出用wire

  initial begin                 //initial初始化，0时刻我们将addr和data_in初始化为0
    addr = 2'b0;
    data_in =