异步FIFO深度为何只能为偶数

在讨论为何异步FIFO的深度只能为偶数之前，我们首先需要明白异步FIFO的工作原理，可以参考下面两个文章:

FPGA实现异步FIFO_数字icer异步fifo设计-CSDN博客

02【Verilog实战】异步FIFO设计（附源码RTL/TB）_异步fifo tb-CSDN博客

异步FIFO的大致结构为上图。

在所有设计中很关键的一点是，将地址转换为格雷码后，再跨时钟域。这是由于格雷码具有相邻两个地址只有1bit会反转，因此可以当作单bit跨时钟域处理。

格雷码如上图，我们可以发现对于十进制为0-16对应的格雷码，其是关于“中心非完全对称”的。非完全对称的意思是图中箭头所指的两个数据只有最高bit不同，其余位相同。

要说明为异步FIFO的深度为什么不能为奇数，我们首先需要知道异步FIFO深度可以不是2的次幂的偶数吗？答案是可以的，按照上面讲到的对称性，任意一个箭头两端也只有1bit不同，也就是说格雷码从某一数值跳转到对称数值的时候也只会发生1bit反转，而地址回卷正要求如此，比如地址增加到15后需要回到0，这时候格雷码从1000变为0000，符合异步FIFO的设计。深度可以不是2的次幂的偶数的方法有如下三种情况：

①去掉几个最外环的连接线两端的地址

如令地址从1开始增加，增加到14的时候回卷到1，格雷码从1001变为0001符合要求，此时深度为14；

如令地址从2开始增加，增加到13的时候回卷到2，格雷码从1011变为0011符合要求，此时深度为12；

②去掉中心几个环的连线两端的地址

如地址依然从0开始增加，增加到5后令地址跳转到10，格雷码从0111变为1111符合要求，之后连续增加到15后再变回0，格雷码从1000变为0000符合要求。

这两种方法都是按照去除连线两端的地址实现，因此去除的地址数量都是偶数，也就是说最终采用的格雷码数量=2的n次幂-跳转数量，因此计算结果（深度）也为偶数。

③去掉上半区域或下班区域中某个环所包裹（不含自身）的所有地址

我们从图中可以发现，连线两端的数值也是仅仅只有1bit变化，因此其所包裹的中间数值也都可以去除。

如地址从0开始增加到4时跳转到7，然后依次增加到15最后回卷到0，其跳过了5和6对应的格雷码，但是不影响其自身1bit反转，最后FIFO深度为14。

那异步FIFO深度可以为奇数吗？我们首先要明确一个中心思想就是地址跳变要符合异步FIFO设计要求，即两次地址只有1bit反转。观察上图，因为FIFO达到最大地址后要回卷，而回卷也要求只能有1bit变化，也就是说起始地址和最大地址一定是上图中的对称关系。而任意一对对称格雷码中间包裹的地址数量是偶数，如果深度要变为奇数那势必要去除掉奇数个地址，让地址自增的过程中跳过他们，但是去除奇数个地址一定会导致去除掉的前一个地址和后一个地址的格雷码之间不能是1bit反转（可以从上面两个图尝试），因此其地址不可能为奇数。