数字电路基本单元

1. 组合逻辑电路基本单元

1.1 非门电路

• A为1，上端PMOS晶体管截止，下端NMOS晶体管导通，Y端接地，输出低电平。

1.2 与非门电路

• 当A=1 B=0时，导通情况如左下图所示，最右侧三个晶体管中上下两侧的晶体管截止，对输出Y不起作用，左上的PMOS管导通驱动Y输出高电平。

1.3 或非门电路

1.4 传输门（Transmission Gate）

• 既可以传送数字信号又可以传输模拟信号的可控开关电路。CMOS传输门由一个PMOS和一个NMOS管并联构成，其具有很低的导通电阻（几百欧）和很高的截止电阻（大于10^9欧）
• 可构成边沿触发器

1.5 三态门（Tristate buffer）

• 三态门不使能的时候输出高阻"Z"，高阻也有输出电压，但是电压不确定受到自身/旁路单元影响。可认为是大电阻，大到接近断路。电平受外部电路影响。
• 三态门一般在芯片IO，不能在芯片内部。以反相器为例子，正常工作时当输入翻转，在短暂的时间段内上下两个MOS管均导通，会有瞬间的动态功耗（包括开关功耗或者称为翻转功耗、短路功耗或者称为内部功耗）。
  
• 对于芯片内部的三态门，无法在EN=0的时候很好地控制Y点的电压值，导致反相器的输入电平无法确定， 有可能正好处于一个可将PMOS/NMOS都导通的状态，这样一来晶体管功耗很大，容易烧毁。
• 对于IO的三态功能是经过特殊设计的。比如I2C，会要求在板子上做一个上拉电阻，当EN=0，PCB做了一个板级上拉，Y的输出是稳定的；FPGA中也有特殊的三态PAD（Chip planner中可见）。

2. 时序电路基本单元

2.1 锁存器

• EN为高时，Q跟踪D变化，“透明”。存在D->Q的延时。
• EN为低时，Q锁存最后一次D的值。
• 当EN从低跳变到高后，Q反应此时D的值，存在EN->Q的延时。

2.2 寄存器

• 敏感沿时刻将D端输入输出到Q端。存在时钟到Q的延时。

3. 寄存器建立保持时间

• 概念略
• 代工厂提供的cell library(*.lib)，其中有影响建立保持时间的因素。
  
• 上图是DFF的一种实现方式，ck信号就是传送门的开关（Φ、!Φ）。
• 当CK=0，左侧的传送门导通，右侧传送门截止，同时左侧的闭环截止，右侧闭环导通。
• 当CK=1，左传送门截止，右传送门导通。同时左侧的闭环导通，右侧闭环截止。
  原件库中DFF的建立时间可以为0吗，甚至为负数？可以！（如下图，其实在真实DFF的CK端口前插入buf并包装成一个新DFF，那么这个新DFF的建立时间就是0）
  
  同理，一个DFF的保持时间也可以是0，只不过插入buf的位置是在D端口。但是无法将建立时间和保持时间都设定为0，二者的和必须是正数（不论怎么插入buf，采样的窗口是必须存在的）。
  

4. 驱动能力（driven strength）

• 将MOS管面积做大，则MOS管流过电流更大，速度也会更快，则驱动能力更强。但是面积大，功耗大。
• 元件库中，一个功能的cell通常会有几个不同驱动能力的cell。如下图是几个不同驱动能力的与非门。