非等占空比信号的产生方法

非等占空比信号是指方波信号一个周期内高电平的占比不是百分之五十
比如我们要实现一个LED亮1ms，灭800us，假设用的FPGA开发板上的时钟频率是50Mhz，时钟周期是20ns,1ms需要计数50000次，即cnt等于49999时
亮的时间和灭的时间加起来时1.8ms，需要计数90000次，即cnt等于89999时
假设led是高电平点亮的
具体的实现代码如下

module counter(
   input clk,
   input rst_n,
   output reg led
);
  
  reg [16:0] cnt;
  
  always@(posedge clk or negedge rst_n)
    if(!rst_n)
	  cnt <= 0;
	else if(cnt == 89999)
	  cnt <= 0;
	else 
	  cnt <= cnt + 1;
	  
   always@(posedge clk or negedge rst_n)
    if(!rst_n)
	  led <= 0;
	else if(cnt == 49999)  //亮1ms后，到了49999，就灭了
	  led <= 0;
	else if(cnt == 89999)  
	  led <= 1;
endmodule 

仿真代码如下

`timescale 1ns/1ns
`define clk_period 20
module counter_tb;


reg clk;
reg rst_n;
wire led;

counter counter(
   .clk(clk),
   .rst_n(rst_n),
   .led(led)
);

initial clk = 1;
always#(`clk_period/2) clk = ~clk;

initial begin
  rst_n = 0;
  #21;
  rst_n = 1;
  #(`clk_period * 100_0000)
  $stop;

end 

endmodule 

仿真波形图如下

由仿真波形图可以看到，高电平时间是2800020-1780858=1019162ns，约等于1ms，低电平时间是3579349-2800020=779329ns，约等于800us，由于光标的位置可能有一点误差，但是数据基本上正确