主要参考可综合的异步fifo设计(一).和二
异步fifo的设计(FPGA).
FIFO(二):FIFO工作原理.
1.
本工程中的async_fifo模块就是例化模块,testbench也是基于这个文件写的,关于例化:
最强Verilog例化说明.
2.
dpram中有一句如下:
rd_data <= {RD_WID{1’b0}};
参考 关于FPGA的 {width{1’b0}} 是什么意思?.
3.
格雷码在相邻的两个码元之间只由一位变换(二进制码在很多情况下是很多码元在同时变化)。这就会避免计数器与时钟同步的时候发生亚稳态现象。但是 格雷码有个缺点就是只能定义2^n的深度 ,而不能像二进制码那样随意的定义FIFO的深度,因为格雷码必须循环一个2^n,否则就不能保证两个相邻码元之间相差一位的条件,因此也就不是真正的格雷码了。
关于打拍:异步时钟的同步化,俗称“慢打一拍",寄存一拍.
百度文库的基于FPGA的异步FIFO的研究和设计.
参考知网两篇论文:基于FPGA的异步FIFO的研究和设计.
基于FPGA的异步FIFO的设计方案及性能.