信号与电源完整性整理【全】

标题一。概论。

1信号完整性SI：指的是在高通信速率的产品中，互连线上的电压、电流因噪声、损耗、供电不稳定等多种因素作用而造成其波形畸变，从而影响到产品的性能。信号完整性主要指的是波形的失真。
2电源完整PI:指的时电源分配中，电源通过互连线及相关缘检为系统提供的电压、电流质量与系统所需求的电压、电流质量的符合程度。
电源完整性主要指的是为有源器件供电的互连线及相关元器件上的噪声。
3电磁兼容性EMC：包括EMI（电磁干扰）和EMS（电磁抗扰度）。
4网络net：完整的信号传输网络不仅包含信号路径，号要包含信号的返回路径。
互连线中网络信号失真的问题主要包括以下三个方面：
①引起信号反射的原因是信号遇到的瞬时阻抗发生变化。
②导线或传播介质中与频率相关的损耗，所造成信号的高频损耗比低频的更大，噪声的结果是信号波形的上升边会被拉长。

③信号和时钟之间存在超出预期的时延时，就可能产生误触发或者逻辑错误。特别是差分对的两条线之间存在错位时，部分差分信号就会转变为共模信号，并造成差分信号的失真（部分CLK,差分线,DDR数据线需要绕等长线的原因。）。


5串扰：当PCB板上的走线间距较近，其中一条线上传输数据时，会在邻近的走线上产生相应的噪声，这就是串扰。串扰形成的原因在于两条线之间的容性耦合和感性耦合。

6.轨道塌陷噪声

当通过电源和地路径的电流发生变化时，在电源和地路径之间的阻抗上将会产生一个压降。这个压降意味着供给芯片的电压减小了，可以看作是芯片端电源与地间的电压减小或电压塌陷。这些压降就构成了电源轨道塌陷噪声。
芯片的端电压U为U=E=I.Z。
实际运行芯片需求的电流时动态变化的，这就造成新片段电压也是动态变化的。

第二章 数字信号的时域和频域

1 信号的上升时间通常指的是信号从中值的10%跳变到90%所经历的时间。
2CMOS输出驱动器输出器输出波形的下降沿时间通常比上升沿时间短一些，这是由晶体管N管的导通时间比P管的导通时间要快而导致的。
3在频域中，有且仅有正弦波存在。三角波、方波、梯形波等都是由不同频率的正弦波和直流分量组成的。傅里叶展开的意义就是把一个复杂的波形拆分成多个不同的简单的波形来表示。或者说一个复杂的波形是由多个不同的简单的波形组成的。
4在模拟电子电路里，放大器的带宽定义为高低两个半功率点的频率差。
数字信号，直流信号频率规定为0Hz,高频率范围延伸到最高频率，故数字信号的带宽为fh.

5红色是滤除3次以上的谐波的，蓝色是滤除9次以上的。

可以看出理想方波滤除的谐波成分越多，得到的波形的上升沿越缓。
理想方波中滤除的谐波成分越多，得到的波形的超调越小。
理想方波中滤除的谐波成分与多，得到的波形的振铃越少。
6.上升时间为Tr的信号在传输线上传送，若想要信号不失真，则传输线上的设计带宽至少要0.35/Tr。经验公式。
7假设理想方波的第n倍频幅值为A，而实际方波的第n倍频的幅值为70.5%A，而往后的n+1倍频为相应的理想的60%，那么第n倍频以内的正弦波分量都算是有效的，第n倍频分量也就是最高频率的有效分量了。
8对于两个不同的波形，即使有相同的时钟频率，其上升沿和带宽也很可能不同。在不知道上升时间和周期的比值的情况下，较为合理的假设是：上升时间是周期的7%，经验公式。

第三章 集总电路元件及其特性

1 实际电阻等效于一个理想电阻串联一个寄生电感，实际电容等效于一个理想电容串联一个理想电阻，在高频时还会有寄生电感的存在；实际的电感等效于一个理想电感串联一个寄生电阻再并联一个寄生电容。
2 电容：I=C.dv/dt。电容相位电流超前电压90°，电容阻抗表示为1/jwC。
电感：V=L.di/dt，阻抗jwL。电抗属于无功分量，不消耗电能，只进行储能。
3电阻及其特性 R=ρL/S。
方块电阻：印刷电路板中R=ρ L/tW=ρ/t *L/w（t为导体厚度）。将导体切成长度为W的n多个方块，每个方块的电阻为R=ρ/t（单位Ω/sq），总电阻为叠加，可以用于估算走线电阻值。
经验法则：0.5oz铜的方块电阻是1mΩ/sq。

4．电容的计算公式转化为C=ε_r ε_0 S/h 。任何两个导体之间都会有电容的存在。如果两个导体之间没有直流路径，那么这两个导体之间就会有电容的存在，比如说差分线间、数据线之间等。由于导体周围有边缘电场，实际电容量会比理论计算的略大。温度影响温度升高电容量会减小。

PCB表层微带线，内层带状线。微带线的有效介电常数比绝缘介质的介电常数略低，带状线的介电常数等于绝缘介质的介电常数**。经验法则：对于FR4板上50Ω的传输线，其单位长度电容取值为3.5pF。**
5.电感及其特性
当两个磁性器件相互靠近时，由于互磁通的存在，使得两个元件之间存在电感，于是这两个元件的总电感就会有所改变。磁通链改变时，不仅仅是在周围导体上产生感应电压，导体自设也会有感应电压，成为自感电压。
经验法则：导线的自感估计值约为25nH/in或者1nH/mm。当两段导线之间距离大，互感小于自感的10%，这时可以忽略互感。
两根导线，电流方向相同，互感为正，总的大于自感。反向则互感为负。
Vgnd=Lgnd dI/dt=（Lg-M）dI/dt.
GND走线上因为电流的突变而产生一个感应电压Vgnd，这个感应电压被称为地弹电压。地弹是产生开关噪声和电磁干扰的主要原因，主要与返回路径的总电感和共用返回电流路径有关。
减小地弹电压的方法：
①尽量减小回流电流的变化率。
②减小各个支路的自感，增大回路之间的互感。
③尽可能让返回电流挤进信号电流。
④尽可能让同向平行电流之间的间距大。
⑤电流方向相同的过孔之间的中心距大于过孔的长度，电流方向相反的过孔之间的中心距小于过孔的长度。

在PCB连接上，电容引脚的金属导线以及焊锡的连接往往会形成一个小电感。这个小电感在高频时不能忽略。 电容高频等效模型。
。选择去耦电容时要针对去耦对象的频率来选取。在频率较高时，减小去耦电容的阻抗实际上就是设法减小芯片焊盘和去耦电容引脚之间这一完整路径的回路电感，而不是靠增大电容量。
贴片电容在PCB板上的寄生电感估计值约为2nH.封装越小值越小。

感应电流使得原来电流密度改变，造成集肤效应。从导线表面到电流密度减小到表面电流密度的1/e或者37%处的位置，集肤深度。
经验法则：若电路板上的铜导线1oz,若频率大于10MHz，导线中电流不再占用整个导线横截面。集肤效应在电流分布中起到主导作用。
1GHz，铜集肤深度约为2um。
集肤效应使得 在高频时电流沿着导体表面流动，频率越高，电流流过的更截面积减小，导体单位长度的电阻增大。
类似集肤效应的还有邻近效应，由平行导线感生电场引起。

第四章 传输线的理论基础

1.经验法则，对于FR4的PCB板材，PCB上信号的传播速度约为v=6in/ns。
2.自由空间的特性阻抗为377Ω，当天线的阻抗与自由空间的特性阻抗相匹配时，天线的辐射量时最优的；有线电视电缆的特性阻抗是75Ω，wifi射频线的特性阻抗是50Ω，PCIE差分对的差分阻抗是100Ω。
3.特性阻抗是信号传输时感受到的瞬时阻抗，不是传输线间的直流阻抗。它是传输线的固有属性，且仅与材料特性、介电常数和单位长度电容有关，而与传输线长度无关。

4.在PCBlayout时，PCB过孔处空间足够的话适当加大郭孔尺寸可以减小过孔处的瞬时阻抗，必要时可以在国控旁边打一个连接返回路径的过孔来提供最短的回流路径以减小回路的阻抗。
5.经验法则：所有介电常数为4的50Ω传输线，其单位长度电容都相同，约为3.3pF/in。所有介电常数为4的50Ω传输线，其单位长度电感都相同，约为8.3nH/in。

6.增加信号线的厚度意味着增加信号路径和返回路径之间的电容，也意味着特性阻抗会减小。信号路径厚度每增加1mil，特性阻抗下降约2Ω。
7. 对微带线而言，当阻焊层厚度增加时，特性阻抗随之减小。当阻焊层很薄时，特性阻抗下降速度约为2Ω/mil。厚度为10mil以上特性阻抗将不受影响，因为边缘场都包含在阻焊层内了。 1oz约为1.4mil厚度。

第五章 信号的反射与端接

1.反射系数：Γ=(Z_b-Z_a)/(Z_b+Z_a )，Za代表A瞬时阻抗，Zb为B瞬时阻抗。
如图，B点开路。

ΓB=1，ΓA=-0.67

反射电压在A、B两点之间不断循环往复，最终使得B点的电压趋近于1V。

2.在阻抗不连续点发生反射时，反射的时信号的波形，而不是单纯的电压数值。传输线两端的信号都是入射信号和反射信号线性叠加的结果。
如果激励源输出阻抗等与传输线的阻抗，传输线末端反射的信号回到驱动器后由于阻抗匹配就不会再次发生发射了。信号的振铃现象其实信号反弹叠加的结果。

3.信号可能发生发射的位置大概有11处：线的两端、封装引线、输入门电容、信号层之间的过孔、线的拐角、残桩、走线分支、测试焊盘、返回路径上的间隙、过孔区的颈状、走线交叉。

4.任何阻抗突变都会造成信号反射和失真。经验法则：除非特别指定，否则反射噪声应该被控制在信号电压振幅的10%之内。

5.实际电路板上所有的IC器件都会存在门输入电容，其值约为2pF;而IC器件信号引脚之间也存在约1pF的分布电容。如图中C1和C2所示。

6.容性负载的反射：

容性负载最初反射系数为负数，造成有一个负的反射电压回到驱动端，使得驱动端的电压突然下跌，如驱动端挂载有边沿触发的设备的话可能会造成该设备误动作。
容性负载延长了信号的上升时间，相当于延长了信号的到达时间。容性负载越大，反射噪声也越大，对挂载到传输线上的其他设备影响也越大。上升时间越长，反射噪声就越小。较长的上升时间可以容忍更大的容性不连续，从而反射噪声对系统的影响就越小。
实际PCB走线上测试焊盘、过孔、封装引线或连接到互连中途的短桩线都存在一定的分布电容，等效为在传输线中对地并联一个小电容。

为了避免容性负载对负载端造成严重问题，需要Cmax<Tr/5Z0. (信号上升沿Tr单位ns,C单位nF)。Z0为50时，Cmax<4Tr pF。
经验法则：为了避免容性突变造成过量的下冲噪声，应使电容量的pF值低于信号上升边沿ns值的4倍。
在高速链路中，PCB过孔和焊盘都能增加时延，高速链路上尽量减少过孔换层。
使用低特性阻抗是减小时延累加影响的一种方法，对于同样的容性突变，特性阻抗越低，时延累加就越小，越有利于高速通信。

7.感性负载的反射：

实际PCB走线上改变信号所在层的所有过孔、串联端接电阻器、各种连接器等都会在传输线上引入额外的回路电感，等效为在传输线中串联一个小电感。

感性负载会在驱动输出电压有一个电压上冲。负载端电压也会有一个上冲。
为了避免附加电感对负载端造成严重问题，希望其阻抗小于传输线阻抗的20%。Lmax<0.2Z0Tr（上升时间Tr单位Ns,Lmax单位nH）。
**经验法则：50Ω传输线最大的额外电感nH值为信号上升便ns值的10倍。

8.其他互连的反射分析
经验法则:当传输线的时延Td小于信号上升边的20%时,就可以忽略振铃噪声的影响,传输线的终端可以不用进行阻抗匹配.
无需端接匹配电阻的传输线最大长度的in值为信号上升便的ns值,即Lmax(in)<Tr(ns).
PCB经过密集区

只要L小于特定值,反射噪声的影响就可以忽略掉.
经验:传输线上的突变长度的in值小于信号上升边ns值. Lmax(in)<Tr(ns).

蓝色经过过孔的线,桩线.经验:桩线的长度小于信号上升边的空间延伸的20%,反射影响可以忽略.桩线最大长度的in值应该小于信号上升边的ns值.

拐角:相当于容性突变.50Ω传输线上一个拐角的电容量的fF值约等于两倍线宽的mil值.在高速链路中一般弯曲处走等宽的弧形来确保阻抗不会发生突变.

在实际的产品设计中,常常需要在走线中途加上一个连接器或者测试接口.由于连接器存在电感,可以等效为串联一个电感.

可以通过对地并联C,使得L和C构成的阻抗等于Z0.这种技术成为补偿.
每个电容C=L/(2Z_0^2 ).(nF,nH).

9. 阻抗匹配的端接方法:
   源端串联端接,末端并联端接上拉至电源,末端并联端接下拉到参考地,戴维南端接(上下拉均有),RC端接.
   
   缺点:信号低电平电压幅值倍提高.
   

缺点:信号高电平被拉低.

RC端接:不适合突发模式传输.要求电容值选择必须让时间常数远大于2,电容值也布恩那个选择太大.

第六章 有损传输线及其特性

1.传输线上信号发生损耗的方式主要有以下5种：
辐射损耗（电流变化激发磁场），耦合到临近走线（通过分布电容将部分能量耦合到临近走线），阻抗不匹配（信号反弹，会引起上升边的退化）；
以上三种不是信号衰减的根本原因，占比比较小。
导线损耗（导线电阻，集肤效应会导致电流感受到的电阻R变大，频率大于10M时电阻值会与频率就会有关联），介质损耗（材料的耗散因子引起，电厂的部分能量对材料分子做功，如极化等，转化成热能耗散。频率越高损耗越高。信号上升边退化。）。
频率很高时介质损耗占主导因素。

2. FR4板材上线宽8mil且特性阻抗50Ω的传输线，其频率高于1GHz时，介质损耗比导线损耗大得多。在2.5Gbps或者更搞的高速链路种，介质损耗占主导地位。

3. 实际传输线的等效模型：

① 当信号的频率增大到大于某一个数值，wL>>R,wC>>G, ,会出现一个低损耗区。可以认为f≈20/d^2 ,d导线宽度mil,f频率Mhz。

②速度，频率越高的信号在传输线上的速度越快。故整个传输线上从驱动端到负载端看起来像是低频谐波到高频谐波依次分布在传输线，这种现象叫做色散。

③信号的衰减随着信号频率的增大而增大，从而造成了高频分量的衰减幅度比低频分量的衰减幅度大。信号上升边变缓。传输线的带宽也降低。

第七章 信号的串扰

·············

串扰对时序的影响

1.微带线上当攻击线和受害线信号的开关方向相反时，受害先时延减小，时序上的信号边沿提前到达负载端；当攻击线和受害线信号的开关方向相同时，受害线时延将增大，体现为时序上信号边沿延迟到达负载端。

2.在带状线上没有影响。信号线两侧都是绝缘介质材料，信号线周围的介电常数恒定，信号传输速度不受影响。

防护线

位于攻击线和带屏蔽的受害线之间的隔离线。
在两条信号线之间加入防护布线，并且防护布线接参考平面，还要再防护布线上均匀的打GND过孔。
1.防护布线的加入使得两条信号线间距增大，从而串扰相应地减小。
2.防护布线的存在使得攻击线的边缘场基本都耦合到了防护布线上，从而耦合到其他信号线的边缘场减小了，串扰量相应地减小了。
3. 防护布线上虽然也会存在串扰噪声，但是GND过孔的存在让串扰噪声幅度大大降低。
4.防护布线两端短路接地效果最好。
5.防护布线远端的噪声旨在过孔之间的区域产生，过孔间距越小，每段耦合线长度越短，产生的远端串扰噪声幅度值就越低，意味着防护布线上过孔越多，远端噪声就越小。
6.虽然远端串扰两会随着过孔的数量增多而单调递减，但是当防护布线过孔很多时，对改善串扰没有明显作用，还会提高PCB成本。经验法则是，短路过孔应当沿着防护布线均匀分布开，在信号线上升沿的空间延伸（6*上升边时间in）里面至少布置三个过孔。

第八章 差分对的特性

1差分线的优点：
①双驱动器产生的电流变化率比单的驱动器要小，从而减小了低弹噪声、轨道塌陷噪声和电磁干扰。
②差分放大器具有比单端放大器更高的增益。
③差分信号受串扰和返回路径的不连续性影响较小。
④差分信号通过连接器或者封装时不易收到地弹和开关噪声的影响，
⑤差分线可以实现较远距离的信号传输。
2.缺点
①差分线产生潜在的电磁干扰。
②与单端传输线相比，差分线需要两倍的信号线数量。

3.共模信号。两线电压平均值。
如果共模信号电压过高，就会使得差分接收器的输入放大器饱和，使之不能准确地读入差分信号。如果在同轴电缆中有变化的共模信号，就会潜在地引起过量的电磁干扰。

4.差分对，单端传输线对地特性阻抗Z0=50Ω,差分线对的德行阻抗相当于各自对地的阻抗串联在一起。差分线的对地特性阻抗Zdiff=100Ω。差分线间距减小，线宽不变时会造成Z0减小。若要特性阻抗不变，则要减小传输线的宽度。于是传输线在紧耦合时候的差分线的线宽回避弱耦合或者无耦合时小。

当信号线与返回路径平面之间的距离大于或等于两条信号线外边缘之间的距离时，即h>=s时，返回路径平面内的电流会互相重叠，此时返回路径相当于没有返回电流，已调信号线的返回电流完全可以看成是由另一条信号线运送，也可以认为返回路径平面的存在对差分阻抗没有影响。
经验法则：要使两条信号线之间的耦合度大于信号线与返回平面之间的耦合度，则信号线与最近平面之间的距离必须大于两条信号线之间距离的2倍。

5.差分线上传输相同的信号电压或者相反的信号电压最终的差分输入波形都不发生失真。相同的是偶模，相反的奇模。奇模信号的传播速度比偶模快。

6.共模信号和差模信号感受到的阻抗不一致，为了减小信号反射，要分别对这两种模式的信号进行端接匹配。

7. 差分分量是差分对间的信号分量，因此端接的电阻应该在两条传输线之间。共模分量是传输线对返回路径的信号分量，因此端接的分量应该是接在信号线和返回路径之间。端接共模信号不是为了消除共模信号，二十阻止共模信号在传输线间来回反射噪声振荡。
   
   
   

对典型的紧耦合差分对而言，奇模阻抗大约为50Ω，偶模阻抗大约为55Ω。
8.差分对线要严格保持等长原则，否则就会有部分差分信号转变为共模信号。会造成EMI问题。

9.为了尽量减小其他信号线的耦合噪声，要使得攻击线与受害差分线的距离尽可能元，同时差分对紧耦合。 在返回平面很差的区域布线时，要尽量使用紧耦合的差分线。

第九章 S参数

第十章 电源完整性分析

1.电源分配网络中噪声的来源：
①电源模块本身的输出并不是固定的，会存在一定地电压纹波，其波动频率等于电源模块的开关频率。
②电源模块无法试试响应负载对于电流需求的快速变化。负载需求电流突然增大时表现为电源电压的下跌，负载电流突然间小时表现为电源电压的升高。
③负载瞬态电流在电源路径和返回路径上产生压降，通常体现为直流压降和地弹噪声。
信号通过过孔换曾也会引入电源噪声。

2.电源轨道上噪声的根本原因在于：
流过电源分配网络阻抗的芯片电流导致电源分配网络互连上产生了电压降。于是要求电源分配网络阻抗必须低于某一最大容许阻抗值。
电源分配网络的设计目标就是，设计电源分配网络的阻抗使其在负载电流的频谱内始终低于目标阻抗。
Z_(target=2 (〖VCC〗^2×ripple%)/P_max )
其中，pmax表示芯片消耗功率的最大值，单位为W.
Vcc表示芯片的供电电压，单位为V。
Ripple%表示芯片可容许的电压纹波，通常为5%或者3%.
Ztarget表示电源分配网络的目标阻抗，单位为Ω。

3. 在0-10khz的频率范围内，电源模块决定了从芯片向电源分配网阔看过去的阻抗。
   在10Khz-100khz的频率范围内，去耦电容器对电源分配网络的阻抗起到了决定作用。
   在10MHz到100MHz的频率范围内，封装电感和片上电容对电源分配网络的阻抗起到了决定作用。
   在超过100MHz之后，电源分配网络的阻抗就只和芯片有关了。
   板级电源分配网络设计的频率范围约是从100K-100MHz之间，这个频率范围正是电路板平面和多层陶瓷贴片电容器MLCC的作用范围。但是在高频是，提供低阻抗路径的是片上电容。
   从等效的角度出发，可以说去耦电容降低了复合系统的阻抗。

4. 当两个不同电容值发生并联谐振时，在谐振频率点处的谐振阻抗峰值比较高，如果不加以抑制的话可能会超过目标阻抗。
   为了抑制并联谐振阻抗峰值，可以增加一个自谐振频率在f0附近的电容。如图。整体拉低阻抗数值。
   

5.对于频率在100Mhz以下的情况，减小阻抗峰值的措施有以下5种：
①．大幅度地加大接在平面上的电容值，但是成本会增加。
②.减小平面电容，使并联谐振频率高于100MHz。
③.减小去耦电容器的电感ESL。
④.由于并联谐振阻抗峰值与ESR成反比，因此可适当增大电容器的等效串联电阻。此方法相当于增大谐振阻尼，从而达到降低谐振峰值的目的。
⑤添加或调整某个电容器的容值使其子谐振频率接近于并联谐振频率。
6.虽然封装引脚电感在高频时出现的阻抗可能会很大，但是该电感却可以作为一个过滤器来使用，可以防止高频噪声从芯片内的电源分配网络跑到PCB板子上面。

BGA封装，增加去耦电容，连接过孔等相当于增加了去耦电容的等效串联电感，从而影响到去耦作用。当去耦电容放在芯片引脚底部，可以缩短走线长度，减小串联电感，但是也要根据板子厚度、走线长度以及国控的寄生电感大小等来确定。
减小点给你对去耦电容作用的影响可以使用较大的过孔或者增加过孔数量，去耦电容两端的过孔需要相互靠近放置，去耦电容尽可能靠近芯片引脚。

8.去耦电容选择：
BIG-V方法：在芯片的每个供电引脚添加几个0.1uF的电容，另外再增加几个十微法级或几百微法级别的电容。
MP方法：每10倍容值范围内选择一种容值比如0.1-10Uf范围内选择0.1,1,10。（种类少，易于加工和维修）或者每十倍容值范围内选择三种比如1-10uf选择2.2uf，4.7uf,10uf。（种类多，阻抗控制更容易）。

9.去耦半径
大容量电容谐振频率低，去耦半径大，可以再离芯片稍远的地方放置。小容量离得近。

对于0402和0603，中间偏好，去耦效果最好的是右边的打孔方法。
对于0805和1206 .

11.对于导线直流电阻，减小措施：
加宽电源平面和地平面的走线宽度；过孔时尽可能使用数量多一点的过孔，且要适当加大过孔的直径；使用1oz或者2oz等厚度较厚的铜箔；减小电源模块到负载的距离。

所有内容整理自：https://space.bilibili.com/186932120