050304触发器的电路结构和工作原理和逻辑功能

5.3触发器的电路结构和工作原理

5.3.1 主从触发器
5.3.2 维持阻塞触发器
*5.3.3 利用传输延时的触发器
5.3.4 触发器的动态特性

1.锁存器与触发器

锁存器在E的高（低）电平器件对信号敏感
触发器在CP的上升沿（下降沿）对信号敏感
在VerilogHDL中对锁存器与触发器的描述语句是不同的

5.3.1主从触发器

1.电路结构

2.由传输门组成的CMOS边沿D触发器

2.典型集成电路74HC

如何区分锁存器还是触发器，
看有没有这个三角符号，告诉是上升沿触发还是下降沿触发，没有三角符号就是电平触发。低电平触发就画个小圈。高电平触发就不画小圈。有小圈的三角就是下降沿触发

5.3.2 维持阻塞触发器

1.电路结构与工作原理

2.工作原理

典型集成电路——74LS74

5.3.4 触发器的动态特性

建立时间t_SU:保证与D相关的电路建立起稳定的状态，使触发器状态得到正确的转换。
保证时间t_H：保证D状态可靠地传送到Q
出发脉冲宽度t_W：保证内部各门正确翻转。
传输延迟时间t_PLH和t_PHL：时钟脉冲CP上升沿至输出端新状态稳定建立起来的时间。
最高触发频率f_cmax：触发器内部都要完成一系列动作，需要一定的时间延迟，所以对于CP最高工作频率有一个限制。

setup建立时间 hold 保持时间 propagation传输延迟时间
要遵循芯片手册里给出的有效信息

5.4 触发器的逻辑功能

逻辑符号

5.4.1D触发器

应熟练掌握的是：逻辑功能，从外部符号就要能看出来。锁存器和触发器怎么分析，低有效还是高有效的功能。
主要关注外部功能，对内部结构并不关心。

5.4.2 JK触发器

JK触发器口诀：00不变（现态与次态不变，），11变（次态与现态翻转），0110随J变
取中间0110状态，比较好，

5.4.3 T触发器

用的多的是D触发器，JK触发器；SR触发器和T触发器用的少

T’触发器

5.4.4 SR触发器

5.4.5D触发器功能的转换

1.D触发器构成JK触发器

2.D触发器构成T触发器

3.D触发器构成T’触发器

小结

1.锁存器和触发器都是具有存储功能的逻辑电路，是构成时序电路的基本逻辑单元。每个锁存器或触发器都能存储1位二值信息。
2.锁存器是对脉冲电平敏感的电路，它们在一定电平作用下改变状态。
3.触发器是对时钟脉冲边沿敏感的电路，它们在时钟脉冲的上升沿货或下降沿作用下改变状态
4.触发器按逻辑功能分类有D触发器、JK触发器、T（T’）触发器和SR触发器。它们的功能可用特性表、特性方程和状态图来描述。触发器的电路结构与逻辑功能没有必然联系。