计数器！！！

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一、计数器

计数器设计的主要思想就是根据开发板上提供的晶振clk来计算，本实验实现了一个通过板载晶振时钟，控制LED灯1s亮一下的功能。

二、设计步骤

1.画图分析

这是计数器的大至电路图

2.分析得出波形图

由于EGIO1的开发板所提供的时钟是100MHz，所以
其频率：f = 10⁵ KHz = 10⁸Hz
t = 1/f = (1/10⁸)s = 10^-8 s = 10^-5 ms = 10^-2 um = 10nm
M = 1s / 10ns = 10⁸ 次
m = M-1次 因为是从0开始计数的
由此可画出仿真波形图：

3.代码实现

counter.v:

module counter
#(
    parameter CNT_MAX = 26'D49_999_999
)
(
    input wire      sys_clk    ,
    input wire      sys_rst_n  ,
    
    output reg     led_out
);

//parameter是可以在实例化的过程中修改其值 而 localparam则不行
// parameter CNT_MAX = 26'D49_999_999;
// localparam CNT_MAX = 26'D49_999_999;

reg     [25:0]  cnt;
reg             cnt_flag;

always @(posedge sys_clk or negedge sys_rst_n) begin
    if (sys_rst_n == 1'b0) begin
        cnt <= 25'd0;
    end
    else if (cnt == CNT_MAX) begin
        cnt <= 25'd0;
    end
    else begin
        cnt <= cnt + 26'd1;
    end
end
//下面这个always模块是使用的cnt_flag来充当脉冲，每当计数达到CNT_MAX-1的时候，就让flag赋值为1，因为是非阻塞赋值，所以在cnt == CNT_MAX的同时flag为1，下一个always模块同理，在flag为1的时候对led_out进行非阻塞赋值，使其改变
always @(posedge sys_clk or negedge sys_rst_n) begin
    if (sys_rst_n == 1'b0) begin
        cnt_flag <= 1'b0;
    end
    else if (cnt == (CNT_MAX - 26'b1)) begin
        cnt_flag <= 1'b1;
    end
    else begin
        cnt_flag <= 1'b0;
    end
end


always @(posedge sys_clk or negedge sys_rst_n) begin
    if(sys_rst_n == 1'b0) begin
        led_out <= 1'b0;
    end
    else if (cnt_flag == 1'b1) begin
        led_out <= ~led_out;
    end
    else begin
        led_out <= led_out;
    end
end 


endmodule

tb_counter.v:

`timescale 1ns / 1ps
module tb_counter();

reg    sys_clk;
reg    sys_rst_n;

wire   led_out;

initial begin
    sys_clk = 1'b1;
    sys_rst_n <= 1'b0;
    #10
    sys_rst_n <= 1'b1;
end

always #5 sys_clk = ~sys_clk;
// 在实例化的模块中如果需要给parameter类型的变量传递参数的话，需要把实例化的名字写在#()的后面
counter 
#(
    .CNT_MAX (26'd49)
)counter_inst
(
    .sys_clk   (sys_clk),
    .sys_rst_n (sys_rst_n),
    
    .led_out   (led_out)
);



endmodule

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三、结果

实验仿真结果如图所示：

下板结果如下

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