实例化模块时，端口数据被截断的问题

环境：TD（RAM IP核）+modelsim仿真

如果实例化RAM ip核时端口被截断，（如下图，实际输入dia为20bit，而使用dia[7:0]时截断）

ram.v仿真

使用ram.v仿真文件时（TD在生成ip核时，会对应有ram.v，ram_sim.v，后者才是正确的仿真文件，尤其是ram带mif文件时），dia[19:8]都是高阻态。并且这只在wea=0（图中cea即wea,笔误）读的时候发生。

ram_sim.v

使用ram_sim.v仿真文件时,

dia[19:8]都是白色虚线，我还是第一次遇到这种情况，白色虚线指的是这些信号不存在。

很奇怪的是，dia整个信号把这些虚线当做高电平来处理了！

所以导致输出的时候，doa的高位都是高电平！（下图所示）

我就说输入的时候是0，1，2，3，咋输出的数据那么大，汗！