使用verilog编写一个mealy状态机,并实现对所编写程序的do文件仿真(对上一篇文章中的do文件相关内容进行补充)
使用verilog编写一个包含6个状态的状态机,使用do文件进行仿真(对上一篇文章中的do文件相关内容进行补充)本状态机的状态示意图状态机的程序代码测试文件代码使用do文件仿真本状态机的状态示意图1/0的意思是指输入的值为1,并且在该状态下输出0状态机的程序代码module mealy( input wire clk,//如果没有说就是定义了一个一位的 input wire rst_n, input wire A, output reg K);parameter s1 =
原创
2020-06-27 17:43:14 ·
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