1.输入变量一定为线型。因为没有定义类型的变量一定为线型,所以输入变量的定义可以省略。
2.输出的变量可以是线型,也可以是寄存器型,由实际需求决定。
always或者initial里的变量必须定义为reg
如果使用assign赋值必须定义为线型
仿真文件无输入输出,均为内部变量???
3.有位宽(类似[3:0])不一定是reg型,也可能是连线型
4.带控制端的缓冲器
bufif1 bufif0 notif1 notif0
这四类门只有在控制信号有效的情况下才能传递数据;如果控制信号无效,则输出为高阻抗Z。
例:夏宇闻P22【例2.6】
Verilog HDL笔记
最新推荐文章于 2024-04-01 22:51:13 发布