hdlbits Fsm serialdp带奇偶校验位串口

原题链接如下：

https://hdlbits.01xz.net/wiki/Fsm_serialdp

由时序图可知，复位信号有效，进入idle状态；非复位时，in在时钟边沿采样到0，则下一个时钟边沿开始采集9bit数据，依次为110100101，前8bit为数据位，按MSB-LSB的排序为：01001011，也就是数据为0x4b,第9位是额外添加的，用于校验，也就是发送的9bit数据中1的个数为奇数个，不难得知共有5个1，符合题意的奇校验，故数据有效。而下一帧数据为010001101，共4个1，故数据无效。在校验之后，in信号需要拉高变为1，表示1帧数据发送完毕。然后重复上述过程。当然上述过程是正确的流程，如果发送9bit数据后，in信号不拉高变为1，就进入出错处理，需要一直等待拉高，但本次数据失效，等待下一次发送。

因此存在5个状态，即空闲idle,开始信号start,发送数据9 bit 数据data，停止stop，以及出错error。

下面分析转移条件。复位后，进入idle，in信号为0，则进入start状态，否则保持为idle信号。在start状态，后续就进入data状态进行数据采集；在data状态，采样不足9bit，继续采样，采样9bit后，可能校验通过进入停止位，也可能校验不过进入停止位，还可能出错进入error。而stop状态，信号in为高，进入idle,为低，则进入start，下一个时钟开始采样数据。而error状态，in为1，出现停止位，进入空闲idle，in为0保持error状态，等待拉高。

另外，状态转移过程需要计数cnt变量支持，其计数机制如下：首先初始值为0，在时钟采样前的时刻，为保证数据不丢失，也就是与数据同步，发送第1bit，计数值为1，如下图所示，那么计数器加1的条件是下一个状态为data,下一个状态不是data都应该复位为0。

该部分代码如下：

如此，我们已经实现了状态转移部分，还需要确定输出。out_byte容易处理，在data状态中，通过移位寄存器实现串行转为并行，使用拼接运算符{}即可。实际上，out_byte变量也有许多中间值，但是我们只需要使用done信号为1的数据即可，接收端就需要检测done，从而找到正确的数据。代码如下：

然后是较为复杂的done信号处理，它应该满足当前是stop状态，即发送完了，并且还需要满足奇校验条件，那么之后的一个时钟周期done信号为1。难点在于满足奇校验该如何实现。
题目提供一个校验模块，时钟、输入两个信号无法改变，只能控制该电路的复位信号，获取我们需要的检验结果。为了保证start状态中odd值为0，也就是start状态的odd值复位为0，它不会影响data中odd的值，那么我们必须在idle状态复位。但我们知道，idle状态复位，需要在前一时刻将复位信号置1，因此触发条件是nstate==idle。时序很关键！除此之外，在停止位stop时，也应该进行复位，否则done信号在error状态时可能错误的变为1。因此，需要进行两次复位。

代码如下，其中odd_reg用于延迟一个周期，因为在stop状态，odd值已经复位为0了。

环环相扣，希望能帮助大家理解电路结构！