hdlbits Fsm serialdp带奇偶校验位串口

原题链接如下：

https://hdlbits.01xz.net/wiki/Fsm_serialdp

由时序图可知，复位信号有效，进入idle状态；非复位时，in在时钟边沿采样到0，则下一个时钟边沿开始采集9bit数据，依次为110100101，前8bit为数据位，按MSB-LSB的排序为：01001011，也就是数据为0x4b,第9位是额外添加的，用于校验，也就是发送的9bit数据中1的个数为奇数个，不难得知共有5个1，符合题意的奇校验，故数据有效。而下一帧数据为010001101，共4个1，故数据无效。在校验之后，in信号需要拉高变为1，表示1帧数据发送完毕。然后重复上述过程。当然上述过程是正确的流程，如果发送9bit数据后，in信号不拉高变为1，就进入出错处理，需要一直等待拉高，但本次数据失效，等待下一次发送。

因此存在5个状态，即空闲idle,开始信号start,发送数据9 bit 数据data，停止stop，以及出错error。

下面分析转移条件。复位后，进入idle，in信号为0，则进入start状态，否则保持为idle信号。在start状态，后续就进入data状态进行数据采集&#x