数字集成电路物理设计----集成电路物理设计方法

第一章 集成电路物理设计方法

1.2 数字集成电路设计流程

一、要解决的问题
·对于深亚微米（DSM，deep sub-micron）芯片（0.35um、0.25um、0.18um）的物理实施，在设计中要重点解决的任务和内容有如下3点。
（1）解决时序驱动设计（TDD，timing-driven design）的方法。
（2）防止工艺天线效应（PAE，process antenna effect）。
（3）进行信号完整性分析（SI，signal integrity）。
在纳米（nm,nanometer）设计中（≤130nm），还需要考虑解决下面三种问题。
（1）功耗分析和低功耗设计，并要统一考虑它的功能验证、逻辑综合和形式验证。
（2）实施纳米设计中的光学近似检查（OCP，optical proximity correction）和移相掩膜（PSM，phase shifting masks）的实现，考量增加设计产额（DFY）和可制造性设计（DFM）分析。
（3）更加复杂的统计静态时序分析（SSTA）和多模式“多端角”（MMCC）分析。
其中，光学近似检查是指通过光刻分辨率增强技术（RET，resolution enhancement technology）进行光刻失真的光学校正；在65nm还要进行移相掩膜的处理。

·展平式物理设计
·硅虚拟原型设计
·层次化物理设计

1.3 数字集成电路设计收敛

三大部分工作
（1）数据系统：由读取、处理和储存的功能组成。
（2）优化引擎：主要指基于算法去实现逻辑优化、布局优化和布线优化的EDA工具方法。
（3）分析引擎：主要指由设计工程师借助EDA工具用于时序分析、功耗分析和噪声（信号完整性）分析的EDA工具。
对物理设计而言，完成设计收敛的关键是借助分析引擎的功能，分别对时序、功耗和噪声分析过程有所了解。

1.3.1时序收敛

  物理设计中，通过对布局布线后的数据进行静态时序分析STA，当满足要求后则认为实现了时序收敛。时序的要求是通过SDC去表达、约束和检验的。静态时序分析的最主要方法为经典的“项目评审技术”（PERT，program and review technique）或“关键路径方法”（CPM，critical path method）。
  在静态时序分析中，最重要的任务是寻找最长延时路径以及最坏情况下的延时。总延时由逻辑门（器件）延时和互连线延时组成。逻辑门的延时大小不仅取决于输入信号的转换（transition）时间和负载电容的大小，还取决于输出信号的状态（上升或下降）以及其他管脚状态（高电平或低电平）。
  在纳米设计中互连线延时已经超过总延时的50%以上，它主要由三维空间的RC分布来决定。
静态时序路径有两种，即组合逻辑电路（combinational logic circuit）和时序逻辑电路（sequential logic circuit）形成的路径。时序收敛的工作侧重于时钟时序逻辑电路。由于硅晶片尺寸的增大带来的片上误差（OCV），所以需要在静态时序分析时考虑其影响。最近又提出了统计静态时序分析（SSTA）的概念，它对于实现时序收敛、提高芯片性能、增强良品率等问题提出了新的分析理论。

1.3.2功耗分析

1、功耗分析
包括静态功耗分析和复杂的动态功耗分析。
  静态功耗分析方法简单，用时序库提供的器件功耗数据就可以进行计算。同样，对于电压降（IR drop）和电迁移（EM，electromigration）效应，可以由物理库提供的金属物理工艺数据就可以进行分析。

2、低功耗设计
  低功耗设计的要点是要减少时钟电路的功耗。在典型的芯片中，时钟电路的功耗约占总功耗的一半，存储模块和I/O功耗各占20%，其余10%的功耗为随机逻辑电路。
  降低时钟功耗的主要技术是采用时钟门控电路，采用多电源电压电路可以同时降低时钟电路、存储模块和随机逻辑电路的功耗，而I/O功耗则要在电路设计上专门解决。
  采用多电源电压的方法，功耗可以减少30%左右。
  采用门控电路方法，功耗可以减少50%左右。
  采用衬底电压偏置方法，功耗可以减少70%左右。

1.3.3可制造性分析

集成电路设计收敛的另一个考察标准为可制造性设计（DFM，design for manufacturing，design for manufacturibility）及其分析，包括设计检验、设计产额和制造、设计质量等。
（1）设计检验，检验光刻分辨率带来的影响并进行校正，校正的基本方法是分辨率增强技术RET（reticle或resolution enhancement technology）,它可以采用光刻预知（lithography aware）的EDA软件去实现。
（2）设计产额和制造
（3）设计质量

1.4 数字集成电路设计数据库

  在数字集成电路的物理设计过程中，大量的过程数据以及最终的结果数据都是用特定的数据库来管理的。数据库是设计系统的心脏，数据库的好坏在很大程度上决定了EDA工具性能的优劣。
  统一和开放的数据库在设计中的应用受到人们的重视，它不仅提供了开放端口供设计人员添加应用程序，还可以加强设计的专业化管理，增强数据化维持的功能和简化设计的复杂性，缩短设计周期。