RTL硬件描述语言设计

        根据摩尔定律，集成电路的设计规模越来越大。现在有些电路的规模已经达到千万门甚至亿门。显然，再用传统的线路图输入法来设计电路已经不合时宜。而硬件描述语言（Hardware Description Language）的发展和综合设计技术的推出，大大提高了设计规模和质量，缩短了设计时间。

        目前广泛使用的硬件描述语言是VHDL和Verilog，VHDL是Very high speed integrated Description Language的缩写。它是美国国防部为支持超高速集成电路的研究和开发于20世纪80年代提出来的，目的是为不同的厂商提供统一的标准。硬件描述语言支持行为级（Behavioral Level），寄存器传输级（Register Transfer Level）和门级（Gate Level）三个不同级别的设计，目前人们普遍使用寄存器传输级（RTL Source Code）进行设计。

1、行为级硬件描述语言（Behavioral Level HDL）

        Behavioral Level HDL使用行为来描述设计的功能。这种行为的描述需要制定何时读进输入，何时对输入进行操作，何时把操作结果写到输出端口。在用行为级语言时，并不需要指出由有限状态机控制设计或何时执行每个操作时钟周期。它需要工具在综合时决定这些操作。

        用行为级语言进行设计，需要EDA工具（如Synopsys公司的Behavioral Compiler）将其HDL的硬件描述转化成RTL代码或门级网表。行为级语言在IC设计的设计实现流程中并不常用。

2、寄存器传输级硬件描述语言（RTL HDL）

         集成电路设计师们常用寄存器传输级硬件描述语言进行设计。设计师用RTL源代码描述了设计的时序电路和组合电路的功能。RTL代码中通常既不包含电路的时间（路径延迟），也不包含电路的面积。

RTL代码定义了： 

1、电路的寄存器结构和寄存器数量；

2、定义了电路的拓扑结构；

3、输入/输出接口与寄存器之间组合电路的逻辑功能，寄存器与寄存器之间组合电路的逻辑功能。

        这些组合电路的逻辑功能是如何由具体的电路来实现，则需要根据IC设计师们对电路所加的约束，由综合工具产生，如Synopsys公司的Design Compiler和Cadence的Genus。

如下代码是用Verilog RTL源代码描述同步十六进制计数器的例子。

module Counter(Rst,Clk,Q);
input Rst;
input Clk;
output[3:0] Q;
reg[3:0] Q;

always@(posedge Clk or negedge Rst)
    begin
        if(!Rst)
            Q<=4'b0000;
        else
        if(Q==4'b1111)
            Q<=4'b0000;
        else
            Q<=Q+4'b0011;
    end
endmodule

        Verilog语言中module是主要设计实体（Entity）。一个module由module名，它的输入和输出（端口定义），功能描述或module的实现（module陈述和结构），命名例化等组成。

        RTL源代码的功能验证完成后，使用综合工具综合出门级电路。

3、结构化硬件描述语言（Struncture HDL）

        结构化描述语言定义了形成物理电路器件之间的连接关系。门级硬件描述语言（Gate Level HDL）或门级网表（Gate Level Netlist）是结构级硬件描述语言。它们用Verilog或VHDL语言描述各个逻辑单元之间的连接关系，以及输入/输出端口和逻辑单元之间的连接关系。门级网表使用逻辑单元对电路进行描述。在由半导体厂商提供的工艺库中，包含了一些基本的逻辑单元（Logic Cell），以及它们的逻辑特性（如功能、延时、电容和功耗等）描述。门级网表用例化（Instantiation）的方法组成电路。我们也可以用例化（Instantiation）的方法定义电路的层次结构（Hierarchical Structure）。门级电路的生成一般可以由逻辑综合来实现。