vivado
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朽木白露
只有最不虔诚的信徒,才会追寻上帝存在的证明
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vivado中coe文件的生成
转自:https://blog.csdn.net/qq_34741466/article/details/106155003 参考了https://www.xilinx.com/support/documentation/ip_documentation/blk_mem_gen/v8_3/pg058-blk-mem-gen.pdf文档的第87页开始的内容,并对其进行了适当的翻译。 Specifying Initial Memory Contents 指定内存的初始内容 The Block Mem转载 2022-02-21 15:13:47 · 7317 阅读 · 0 评论 -
Vivado-FIFO Generator
转自:https://blog.csdn.net/lzy13785490347/article/details/113404657FIFO Generator IP核的使用 1 概述 (1)最大支持500M (2)支持三种接口:Native interface FIFOs、 AXI Memory Mapped interface FIFOs、 AXI4-Stream interface FIFOs (3)读写数据时,在数据上升沿采样 2 FIFO规则 2.1 empty/full信号 实际上即使转载 2021-12-13 18:59:24 · 3403 阅读 · 1 评论 -
Zynq Cache问题的解决方法
转自:https://blog.csdn.net/Andy_ICer/article/details/111546036 在进行PS-PL之间的DMA传输时,不可避免会遇到Cache问题。今天在这里讲一下Cache的解决方法。其中参考了forums.xilinx.com的处理方法。 首先解释为什么DMA会引入Cache问题(专业名称为Cache一致性问题)。 PS和PL都在独立运行,PS通过DDR控制器来对DDR存储器进行访问,为了加速,常常将一些数据缓存(Cache),而且不是针对转载 2021-11-17 22:27:53 · 3103 阅读 · 0 评论 -
ZYNQ中的接口
转自:https://blog.csdn.net/yundanfengqing_nuc/article/details/106055702在ZYNQ芯片内部用硬件实现了AXI总线协议,包括9个物理接口,分别为AXI-GP0-AXI-GP3,AXI-HP0~AXI-HP3,AXI-ACP接口。AXI-ACP接口,是ARM多核架构下定义的一种接口,中文翻译为加速器一致性端口,用来管理DMA之类的不带缓存的AXI外设,PS端是Slave接口。AXI-HP接口,是高性能/带宽的AXI3.0标准的接口,总共有四转载 2021-11-17 18:49:29 · 1379 阅读 · 0 评论 -
PYNQ_Z2从vivado到SDK的PS到PL点灯以及固化流程
转自:https://blog.csdn.net/qq_42263796/article/details/101828046 1. vivado的安装 不得不说赛灵思vivado安装比较费时,有时候还装不上。比较好的解决办法是找一台网卡比较好的电脑下载安装包。我这里安装的是web design 2019.1。 安装直接去赛灵思官网下载就行。 2. PYNQ_Z2 board file 使用pynq_z2,我们首先要从官网下载boardfile。 https://转载 2021-11-17 18:43:05 · 2909 阅读 · 3 评论 -
zcu102_12_Standalone以太网数据的TCP传输
转自:https://blog.csdn.net/botao_li/article/details/88222925本文在PS的Standalone程序中使用lwip库通过TCP协议实现网络数据传输。包含TCP Server和TCP Client两种形式本文主要参考lwip的SDK内部说明和工程模板,xapp1026, xapp1306, SDK以及3篇博客:https://www.cnblogs.com/54zorb/p/9609021.htmlhttps://www.cnblogs.com/5转载 2021-10-12 11:08:53 · 958 阅读 · 0 评论 -
zynq 轻量级以太网控制器LWIP传输速度优化
转自:https://www.pianshen.com/article/14201449914/在sdk中选择lwip模板,编译调试可轻松连接成功并进行通信,模板中代码完成的任务是client给server发什么,server就会回复什么。但是传输速度非常低下,只有50KB左右,所以需要改进速度,修改lwip BSP中的设置参数可明显改进传输速度,默认BSP参数是:需要修改的参数如下:MEM_SIZE 524288MEMP_NUM_PBUF 1024MEMP_NUM_TCP_SEG 1024转载 2021-10-12 10:53:10 · 2623 阅读 · 0 评论 -
ZYNQ地址分配问题
转自:https://blog.csdn.net/weixin_30481087/article/details/97656924首先给出一篇很好的文章: Zynq构建SoC系统深度学习笔记-05-PL读写DDR3 http://www.eefocus.com/antaur/blog/17-08/423773_0818c.html 这个博主的一系列文章写的很好,本文是在阅读了他的博客后,才下定决心查阅相关文档进一步去研究这个问题 下面给出自己的理解: 一、SoC地址空间分配(查看UG585)转载 2021-09-19 19:18:34 · 3955 阅读 · 0 评论 -
ZYNQ学习之路3. 定制AXI IP核
https://blog.csdn.net/u010580016/article/details/80448063转载 2021-07-13 16:42:38 · 358 阅读 · 0 评论 -
Vivado 在线调试之 ILA 核
转自:https://blog.csdn.net/zhoutaopower/article/details/104742457/ 对于已经通过了功能仿真的 Verilog HDL 电路,Download 到板端后,可以通过 Vivado 的 ILA 核进行在线调试,观察波形。ILA 核相当于在线的逻辑分析仪,ISE 上叫做 Chipscope,Vivado 下叫 ILA; 添加 ILA 核的方式比较简单,首先在 Vivado 集成环境中添加 ILA IP Core: 1、点击 IP Catalog,转载 2021-06-13 15:52:13 · 3139 阅读 · 0 评论 -
FPGA Vivado XDC 约束文件编写方式
转自:https://blog.csdn.net/Blaze_Xu/article/details/110851365 参考手册: UG625:https://china.xilinx.com/support/documentation/sw_manuals/xilinx14_7/cgd.pdf 一、时钟约束 1.外部输入时钟clk_in周期为10ns,占空比为25%,相移为90°约束形式为: create_clock -name clk_in -period 10 -waveform{2.5 5}转载 2021-05-30 13:59:37 · 5318 阅读 · 1 评论 -
FPGA时序约束之时钟约束
转自:https://cloud.tencent.com/developer/article/1533419毋庸置疑,create_clock是最基本、最简单的时序约束命令,而且在FPGA设计中必然会用到。但看似简单的命令,却也常常被用错。这里我们就来回答一些常见的问题。问题1:什么样的时钟需要用create_clock约束?有三类时钟时钟需要用create_clock进行约束,分别是:从全局时钟管脚进来的主时钟(Primary Clock)7系列FPGA高速收发器输出时钟(RXOUTCLK/TXOUTC转载 2021-05-29 18:54:34 · 4851 阅读 · 0 评论 -
Linux下的Vivado安装与启动
下载地址https://china.xilinx.com/support/download/index.html/content/xilinx/zh/downloadNav/vivado-design-tools/archive.html安装教程原创 2021-05-28 11:40:31 · 3048 阅读 · 0 评论 -
LWIP使用经验---变态级(好文章)
LWIP使用经验 一 LWIP内存管理 数据包管理设置内存大小宏编译开关 二 LWIP启动时序三 LWIP运行逻辑 接收数据包SequentialAPI函数调用 四 TCPIP核心知识点 滑动窗口三次握手断开连接TCP状态转换同时打开同时关闭 五正确使用LWIP六 LWIP常见问题 网卡驱动程序内存泄露PC机无法与LWIP建立TCP连接 ...转载 2021-05-13 15:09:42 · 2567 阅读 · 0 评论 -
vivado怎么解决Unconstrained Logical Port [DRC NSTD-1] [DRC UCIO-1]错误
1.问题描述 很多工程有些logic port,我们不想对它进行管脚约束,但是不约束在生成bit文件时会产生类似下面的错误 [DRC UCIO-1] Unconstrained Logical Port: 10 out of 28 logical ports have no user assigned specific location constraint (LOC). This may cause I/O contention or incompatibility with the boar.转载 2021-03-20 15:46:44 · 2454 阅读 · 2 评论 -
vivado中设置多线程编译
转自:https://blog.csdn.net/wordwarwordwar/article/details/78245352 VIVADO中一个run编译时支持的线程数如下表:(综合时一般是2线程) Place Route Windows默认 2 2 Linux默认 4 4 Windows开启maxThreads=8 4 4 Linux开启maxThreads=8 8 8 设置多线程的命令为: set_par转载 2021-03-06 13:21:05 · 761 阅读 · 0 评论 -
Vivado中Global和Out-of-context(OOC)综合模式
转自:https://blog.csdn.net/qq_26652069/article/details/90611519 1. 创建综合运行 一个“运行”(Run)是指定义和配置综合过程中的各个方面,包括:使用的Xilinx器件、应用的约束集、启动单个或多个综合的选项、控制综合引擎结果的选项。点击Flow菜单中的Create Funs: 或在Design Runs窗口中: 2. 综合方式选择 针对定制IP时候,会有一个综合方式(S转载 2021-02-27 12:34:24 · 2737 阅读 · 0 评论 -
Xilinx FPGA管脚XDC约束之:物理约束
转自:https://blog.csdn.net/gslscyx/article/details/103016237说明:本文我们简单介绍下Xilinx FPGA管脚物理约束,包括位置(管脚)约束和电气约束 1. 普通I/O约束 管脚位置约束: set_property PAKAGE_PIN “管脚编号” [get_ports “端口名称”] 管脚电平约束: set_property IOSTANDARD “电压” [get_ports “端口名称”] 举例: set_property IOSTAND转载 2021-02-27 11:50:00 · 4355 阅读 · 0 评论 -
vivado常见IP介绍
转自:https://blog.csdn.net/yundanfengqing_nuc/article/details/108223603目前,越来越多的工程师会用到Vivado IP Integrator(IPI)。它的强大之处在于通过实例化和互连IP构建复杂的设计。现在的IPI中,不仅可以添加Vivado IP,还可以添加用户代码,使其以Block的形式出现在IPI中(IPI的设计被称之为Block Design)。同时,IPI提供的Designer Assistance功能也进一步提升了工程师的工作转载 2021-02-26 13:01:17 · 12339 阅读 · 2 评论 -
xilinx官网申请IP
Vivado 在编译的时候会报错,完整的错误信息如下: [Common 17-69] Command failed: This design contains one or more cells for which bitstream generation is not permitted: tri_mode_ethernet_mac_i/inst/tri_mode_ethernet_mac_0_core (tri_mode_ethernet_mac_0_tri_mode_ethernet_mac_v9_转载 2021-01-28 16:42:12 · 1750 阅读 · 0 评论 -
MicroBlaze控制LED入门
本教程是写给以Xilinx官方开发板作为平台的初学者 本实例中开发环境: 软件平台:Win10专业版 64bit + Vivado2017.4版硬件平台:Xilinx-KC705 本实例完整工程下载:请戳此处 下面是两个进阶工程,设计过程和本文要讲的LED几乎一样,这里不在赘述。 MicroBlaze控制1602_LCD下载:请戳此处 MicroBlaze控制1602_LCD+LED+UART下载:请戳此处 注:所有工程用Vivado2017.4完美运行。如果你用的是2017.4以后的版本,打转载 2021-01-25 14:13:49 · 516 阅读 · 0 评论 -
Microblaze工程实例:生成一个可以输出双浮点数的工程配置全过程
前面已经有一篇博客介绍了MB的基本情况,这里将深入介绍MB的设置,最终实现可以用printf打印出双浮点数并操作BRAM。首先创建Block Design,如下图: 然后跳出新的界面,中间有个加号,添加MicroBlaze,然后双击,按下图分别对CPU架构、性能、调试功能、总线等进行配置:其中AXI数据接口是与外围接口交互的总线,之后所有模块都挂在这个总线上。然后选择Run Block Automation添加内存,如下图所示:然后按照下面配置,注意,内存比较足够大才能够使用printf.转载 2021-01-25 14:11:43 · 584 阅读 · 0 评论 -
在vivado中添加支持pynq-2开发板文件【亲测】
因为版本或其他原因,新建工程时,在器件选型board栏没有pynq-2,故采用下述方法添加文件使vivado工具支持;1、我电脑安装路径:G:\Tool_software\vivado\vivado_2018_2\Vivado\2018.2\data\boards\board_files解压官方提供的pynq-z2_boardfiles.zip,解压将pynq-z2拷贝到\vivado_2...原创 2020-09-28 10:28:58 · 2210 阅读 · 2 评论 -
Verilog可综合与不可综合语句
概述(1)所有综合工具都支持的结构:always,assign,begin,end,case,wire,tri,aupply0,supply1,reg,integer,default,for,function,and,nand,or,nor,xor,xnor,buf,not,bufif0,bufif1,notif0,notif1,if,inout,input,instantitation,mod...转载 2019-12-03 14:52:55 · 828 阅读 · 0 评论 -
vivado simulation仿真(38译码器实现)
第一步 新建工程新建工程选择开发板,进入vivado界面,这里就不多说了。第二步 添加design souce这一步就是写我们要测试的Verilog模块,因为只是仿真,所以我们不需要综合和实现,也因此我个人认为,在design souce里面的文件就不需要按照顶层到底层的方式写,而是将需要测试的模块都放在里面。这里我添加了两个文件,分别是两种方式实现的38译码器:其中各个文件的代码如下...原创 2019-12-03 13:04:34 · 8078 阅读 · 7 评论 -
ZYNQ EMIO UART使用
ZYNQ EMIO UART串口实验MIO与EMIO操作zynq uart0和uart1设置Zynq7020 SDK上两个uart的设置问题原创 2019-11-18 22:14:23 · 3347 阅读 · 0 评论 -
ZYNQ lwip实现UPD读取数据
首先力推此人写的一系列关于lwip的博客:https://blog.csdn.net/fpgadesigner/article/category/8769950需要注意的是,使用此人的博客在lwip211 1.0里面,需要将变量 struct ip_addr 改成 ip_addr_t 。我的代码如下:main.c#include "user_udp.h"int main(void){...原创 2020-05-30 13:14:45 · 1118 阅读 · 3 评论 -
PYNQ读写SD卡
使用了这个博客的代码,效果不错:https://blog.csdn.net/love_ljq/article/details/79117738代码如下:#include "platform.h"#include "xparameters.h"#include "xil_printf.h"#include "ff.h"#include "xdevcfg.h"#include <s...原创 2019-11-06 22:33:45 · 937 阅读 · 3 评论 -
PYNQ_SDK报错解决_“AP transaction error, DAP status f0000021“
遇到的一个问题,在烧录代码时出现错误:在网上查找到一篇博客讲解的比较全面,虽然我最终解决的方法与其不同。ZYNQ_SDK报错解决_“AP transaction error, DAP status f0000021”无论如何这篇博客给我了一个解决问题的思路,其实上一次有同学遇到这个问题,他的原因是在vivado里面配置ZYNQ没有配置usb,所以使用usb烧录代码时是无效的,但我这次必然不是...原创 2019-11-06 21:54:31 · 6904 阅读 · 4 评论