FPGA | 亚稳态小结

亚稳态

如果触发器的输入电压采样时间过短，即时序不够，则触发器需要花很长时间来实现输出逻辑达到标准电平，也就是说，电路处于中间态的时间变长，使得电路“反应”迟钝，这就是“亚稳态”。

亚稳态是触发器的一个固有特性，正常工作时，触发器经历较短的亚稳态时间，随后会正确输出；而出现亚稳态时，触发器经历较长的亚稳态时间，最终输出稳定的值，但是输出值的是无法保证其正确性，可能是1也可能是0。

亚稳态危害：

触发器的输出会产生毛刺，或者暂时保持在不稳定状态而且需要很长时间才能回到稳定状态；

违背时序要求的可能因素：

• 输入信号是异步信号
• 时钟偏移、摆动高于容限值
• 信号在两个不同频率或者相同频率不同相位或者偏移不同的时钟域下跨时钟域工作
• 组合延迟使得触发器的数据输入在亚稳态窗口内发生变化；

避免亚稳态措施：

1. 确保时钟周期足够长；
2. 使用同步器（多级同步器、时钟倍频电路的多级同步器）
3. 采用响应更快的触发器（缩短亚稳态窗口Tw，与工艺有关，受硬件制约）
4. 使用亚稳态硬化触发器（专为高带宽设计并减少为时钟域输入电路而优化的采样时间）
5. 减少采样速率
6. 避免使用dV/dt低的输入信号（6、7类似，信号边沿要迅速变化）
7. 改善时钟质量，用边沿变化快速的时钟信号
8. 降低系统时钟（不常见，因为高速率正确处理才是目的）
9. FIFO进行跨时钟处理
10. 采用握手进行交互
11. 对异步信号进行同步提取边沿
12. 异步复位，同步释放