玩转Zynq连载22——[ex03] 基于Zynq PL的PLL配置实例

特权同学玩转Zynq连载22——[ex03] 基于Zynq PL的PLL配置实例

1 概述
本实例通过PLL产生的不同频率的时钟，分别驱动3个LED指示灯闪烁一样的频率。本实例的重点其实不是LED，而是IP核的应用，当然，仅以PLL IP核为例。

2 模块化设计
参考文档《玩转Zynq-基础篇：基于FPGA的模块化设计.pdf》。

3 PLL IP核添加配置
3.1Vivado标准IP核概述
我们常说的IP核，也就是知识产权（Intellectual Property），是那些己验证的、可重利用的、具有某种确定功能的设计功能模块。IP核一般分为软IP（soft IP core）、固IP（firm IP core）和硬IP（hard IP core）。软IP是用某种高级语言来描述功能块的行为，但是并不涉及用什么电路和电路元件实现这些行为。固IP除了完成软IP所有的设计外，还完成了门电路级综合和时序仿真等设计环节，一般以门电路级网表形式提交用户使用。硬IP则是完成了综合的功能块，已有固定的拓扑布局和具体工艺，并己经经过工艺验证，具有可保证的性能。设计深度愈深，后续工序所需要做的事情就越少，但是灵活性也就越小。
在Xilinx的FPGA器件中，IP核设计是非常重要并且必不可少的一部分，应该