使用结构描述风格的Verilog 设计一个2选1电路。下图为简单2选1电路的顶层示意图,其功能为:当a等于b时,out=a;当a不等于b时,out=b;
module sel2_1s(a,b,out);
input a;
input b;
output out;
/********** Begin *********/
assign out=(a==
使用结构描述风格的Verilog 设计一个2选1电路。下图为简单2选1电路的顶层示意图,其功能为:当a等于b时,out=a;当a不等于b时,out=b;
module sel2_1s(a,b,out);
input a;
input b;
output out;
/********** Begin *********/
assign out=(a==