三人表决电路

本关需要你根据所学的组合逻辑及数字电路的知识完成三人表决电路的设计，实现少数服从多数的表决规则，根据逻辑真值表和逻辑表达式完成表决功能。
运用Verilog HDL进行设计，完善三人表决电路的功能描述风格代码，具备组合逻辑电路的设计仿真和测试的能力。

module JG3(ABC,X,Y);
	//input Port(s)
	input [2:0] ABC;
	//output Port(s)
	output X, Y;</