异步FIFO(DCFIFO)的信号延时问题——wr_usedw & rd_usedw

毛大王的cs

已于 2024-01-30 11:56:45 修改

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文章标签： fpga开发

于 2023-09-07 13:57:23 首次发布

本文链接：https://blog.csdn.net/qq_47336747/article/details/132736076

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1、在使用异步fifo的时候会有延时的问题的出现

调用一个DCFIFO,输入和输出的数据位宽是一致的，输入和输出的使用使用同一个时钟（方便验证延时）；

然后使用modelsim开始仿真给fifo灌数据，观测波形：

从仿真图可以看出wr_req到wr_usedw时钟间隔是2个wr_clk，wr_req到rd_usedw是6个wr-wrclk。

2、延时的计算方式

首先根据intel官方给出的FIFO的手册，可以看见延时的计算方式：

可以看见有一个变量名为following n，那么这个n是怎么得出来的呢

其实这个n就是我们在调用DCFIFO的时候自己设置的（我使用的quartus是18.1pro的，所以可能界面有点区别）。

这个n是代表什么意思呢，官方给出的解释如下：表示的是总延时。

自己总结之后觉得就是FIFO放入这个信号进入内部空间的时候要多少拍才能够很好的消除掉亚稳态。上图选项里面有一个best 最好的延时，我觉得看自己的需求来调用就可也以了。

综上所述：

可以看见我们设置的是3，所以最后wr_req到rd_usedw是6个wr_wrclk = 2 + 3 + 1 = 6；

注意：以上计算都是在wr_clk和rd_clk一致的情况下进行的计算。

确定要放弃本次机会？

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给下列代码加注释和图形化界面module fifo #( parameter integer DWIDTH = 32, parameter integer AWIDTH = 4 ) ( input clock, reset, wr_en, rd_en, input [DWIDTH-1:0] data_in, output f_full, f_empty, output [DWIDTH-1:0] data_out ); reg [DWIDTH-1:0] mem [0:2**AWIDTH-1]; //parameter integer DEPTH = 1 << AWIDTH; //wire [DWIDTH-1:0] data_ram_out; //wire wr_en_ram; //wire rd_en_ram; reg [AWIDTH-1:0] wr_ptr; reg [AWIDTH-1:0] rd_ptr; reg [AWIDTH-1:0] counter; wire [AWIDTH-1:0] wr; wire [AWIDTH-1:0] rd; wire [AWIDTH-1:0] w_counter; //Write pointer always@(posedge clock) begin if (reset) begin wr_ptr <= {(AWIDTH){1'b0}}; end else if (wr_en && !f_full) begin mem[wr_ptr]<=data_in; wr_ptr <= wr; end end //Read pointer always@(posedge clock) begin if (reset) begin rd_ptr <= {(AWIDTH){1'b0}}; end else if (rd_en && !f_empty) begin rd_ptr <= rd; end end //Counter always@(posedge clock) begin if (reset) begin counter <= {(AWIDTH){1'b0}}; end else begin if (rd_en && !f_empty && !wr_en) begin counter <= w_counter; end else if (wr_en && !f_full && !rd_en) begin counter <= w_counter; end end end assign f_full = (counter == 4'd15)?1'b1:1'b0;//DEPTH- 1) ; assign f_empty = (counter == 4'd0)?1'b1:1'b0;//{AWIDTH{1'b0}}); assign wr = (wr_en && !f_full)?wr_ptr + 4'd1:wr_ptr + 4'd0; assign rd = (rd_en && !f_empty)?rd_ptr+ 4'd1:rd_ptr+ 4'd0; assign w_counter = (rd_en && !f_empty && !wr_en)? counter - 4'd1: (wr_en && !f_full && !rd_en)? counter + 4'd1: w_counter + 4'd0; //assign wr_en_ram = wr_en; //assign rd_en_ram = rd_en; assign data_out = mem[rd_ptr];//data_ram_out; /* dp_ram #(DWIDTH, AWIDTH) RAM_1 ( .clock(clock), .reset(reset), .wr_en(wr_en_ram), .rd_en(rd_en_ram), .data_in(data_in), .wr_addr(wr_ptr), .data_out(data_ram_out), .rd_addr(rd_ptr) ); */ endmodule

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下面是对该FIFO模块的注释： ```verilog module fifo #( parameter integer DWIDTH = 32, parameter integer AWIDTH = 4 ) ( input clock, reset, wr_en, rd_en, input [DWIDTH-1:0] data_in, output f_full, f_empty, output [DWIDTH-1:0] data_out ); reg [DWIDTH-1:0] mem [0:2**AWIDTH-1]; // 声明一个深度为2**AWIDTH的寄存器数组，存储输入数据 reg [AWIDTH-1:0] wr_ptr; // 声明写指针，用于指向写入数据的位置 reg [AWIDTH-1:0] rd_ptr; // 声明读指针，用于指向读取数据的位置 reg [AWIDTH-1:0] counter; // 声明计数器，用于记录队列中的数据数量 wire [AWIDTH-1:0] wr; // 声明一个组合逻辑变量，用于计算写指针的值 wire [AWIDTH-1:0] rd; // 声明一个组合逻辑变量，用于计算读指针的值 wire [AWIDTH-1:0] w_counter; // 声明一个组合逻辑变量，用于计算计数器的值 // 写指针逻辑 always@(posedge clock) begin if (reset) begin wr_ptr <= {(AWIDTH){1'b0}}; // 初始化写指针为0 end else if (wr_en && !f_full) begin mem[wr_ptr] <= data_in; // 将输入数据存储到内存中 wr_ptr <= wr; // 更新写指针的值 end end // 读指针逻辑 always@(posedge clock) begin if (reset) begin rd_ptr <= {(AWIDTH){1'b0}}; // 初始化读指针为0 end else if (rd_en && !f_empty) begin rd_ptr <= rd; // 更新读指针的值 end end // 计数器逻辑 always@(posedge clock) begin if (reset) begin counter <= {(AWIDTH){1'b0}}; // 初始化计数器为0 end else begin if (rd_en && !f_empty && !wr_en) begin // 如果只有读操作，则计数器减1 counter <= w_counter; end else if (wr_en && !f_full && !rd_en) begin // 如果只有写操作，则计数器加1 counter <= w_counter; end end end assign f_full = (counter == 4'd15) ? 1'b1 : 1'b0; // 如果队列满了，则输出f_full assign f_empty = (counter == 4'd0) ? 1'b1 : 1'b0; // 如果队列为空，则输出f_empty assign wr = (wr_en && !f_full) ? wr_ptr + 4'd1 : wr_ptr + 4'd0; // 如果队列未满，则写指针+1 assign rd = (rd_en && !f_empty) ? rd_ptr + 4'd1 : rd_ptr + 4'd0; // 如果队列非空，则读指针+1 assign w_counter = (rd_en && !f_empty && !wr_en) ? counter - 4'd1 : // 如果只有读操作，则计数器减1 (wr_en && !f_full && !rd_en) ? counter + 4'd1 : // 如果只有写操作，则计数器加1 w_counter + 4'd0; // 如果既有读操作又有写操作，则计数器不变 assign data_out = mem[rd_ptr]; // 从内存中读取数据，并输出到data_out // RAM组件，用于存储数据，这里被注释掉了 /* dp_ram #(DWIDTH, AWIDTH) RAM_1 ( .clock(clock), .reset(reset), .wr_en(wr_en_ram), .rd_en(rd_en_ram), .data_in(data_in), .wr_addr(wr_ptr), .data_out(data_ram_out), .rd_addr(rd_ptr) ); */ endmodule ``` 由于该FIFO模块没有提供图形化界面，所以无法生成图形化界面展示。