Xilinx FPGA 配置模式

文章目录

• 前言

  一、主模式

  二、从模式

  三、JTAG模式

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• 总结

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前言

根据FPGA能否主动加载数据分为：主模式、从模式以及JTAG模式。典型的主模式都是加载片外非易失(断电不丢失数据)性存储器中的配置比特流，读取配置数据所需的时钟信号(称为CCLK,通过FPGA芯片的CCLK引脚发出)由FPGA内部产生,且FPGA控制整个配置过程。从模式需要外部的主智能终端(如处理器、微控制器或者DSP等)将数据下载到FPGA中,写数据的时钟(仍然通过CLK引脚进人FPGA)由外围器件产生,其最大的优点就是FPGA的配置数据可以放在系统的任何存储部位,包括 Flash、吧盛、,至在其余处理器的运行代码中。JTAG模式为调试模式,可将PC中的比特文件流下载到FPGA中,断电即丢失。此外,目前 Xilinx还有基于 Internet的、成熟的可重构逻辑技术 System ACE解决方案。

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一、主模式

在主模式下,FPGA上电后,自动将配置数据从相应的外存储器读入到SRAM中实现内部结构映射;主模式根据比特流的位宽又可以分为:串行模式(单比特流)和并行模式(字节宽度比特流)两大类。例如,主串行模式、主 SPI Flash串行模式、内部主SPIFlash串行模式、主BPI并行模式以及主并行模式,如图1所示。