【Verilog HDL实践】74LS148开发

【Verilog HDL实践】74LS148开发

使用芯片：Altera Cyclone® IV EP4CE22F17C6N FPGA
开发工具：Quartus Ⅱ
开发项目：设计一个优先编码电路，实现74LS148的所有功能。

74LS148分析

参考文章：
74LS148说明
8-3线优先编码器

输入

0－7编码输入端（低电平有效）
选通输入端EI（低电平有效）

输出

A0、A1、A2二进制编码输出端
优先编码工作状态标志GS（低电平有效）
输出使能端EO （高电平有效）

功能解析

组合逻辑电路
EO仅当 EI为低、其它输入全为高 时为低；
GS仅当 EI为高 或 EI为低、其它输入全为高时为高；
A0、A1、A2 当 EI为高 或 EI为低、其它输入全为高时全为高，其他时间由解码决定。

具体实现方法（想了半天也没想出来啥好方法）

• 组合逻辑电路最基本的方法：看真值表写逻辑表达式
• 使用？：充当if，种类不是很多，勉强倒也能接受
• 基于UDP 直接使用真值表
• 我去看了一下其他文章，还有使用行为级建模，用always@*来触发，里边用for、case、if等方法来判断，好像也行。（但是总感觉怪怪的，我还以为组合逻辑不能用行为级建模）

//使用逻辑表达式
//好像和其他人推的不太一样，我没有画卡诺图，而且我的输出应该是正常的，有些2逻辑表达式推出来的好像和我是反的，等效于输出那里加了个反门，我是按照真值表来的
module LS148(EI,X, A,GS,EO);
	input EI;
	input[7:0] X;
	output[2:0] A;
	output GS, EO;
	
	assign GS = EI | (X==8'h0ff);
	assign EO = EI | ~(X==8'h0ff);
	assign A[2] = EI | (X[4]&X[5]&X[6]&X[7]);
	assign A[1] = EI | (X[7]&X[6] & (~X[5]|~X[4]|(X[3]&X[2])));
	assign A[0] = EI | (X[7]&(~X[6]|(X[5]&(~X[4]|X[3]&(~X[2]|X[1])))));
	
endmodule

使用？：完成

//看着有点搞笑，但确实能跑
module LS148(EI,X, A,GS,EO);
	input EI;
	input[7:0] X;
	output[2:0] A;
	output GS, EO;
	
	assign GS = EI | (X==8'h0ff);
	assign EO = EI | ~(X==8'h0ff);
	assign A = EI?3'b111:(~X[7]?3'b0:(~X[6]?3'b1:(~X[5]?3'b10:(~X[4]?3'b11:(~X[3]?3'b100:(~X[2]?3'b101:(~X[1]?3'b110:3'b111)))))));
	
endmodule

使用行为级建模代码（可以参考这个作者的，我试过，效果是一样的，其实原理和？：是一样的）

module LS148(
    input            EI,
    input      [7:0] X,
    output reg       GS,
    output reg [2:0] A,
    output reg       EO
    );
    always@ *
    begin
        A=3'b111;
        EO=1;
        GS=1;
        if(~EI)
        begin
            casez(X)
            8'b11111111:
            begin
                EO=0;
            end
            8'b0???????:
            begin
                GS=0;
                A=3'b000;                
            end
            8'b10??????:
            begin
                GS=0;
                A=3'b001;                
            end
            8'b110?????:
            begin
                GS=0;
                A=3'b010;                
            end
            8'b1110????:
            begin
                GS=0;
                A=3'b011;                
            end
            8'b11110???:
            begin
                GS=0;
                A=3'b100;                
            end
            8'b111110??:
            begin
                GS=0;
                A=3'b101;                
            end
            8'b1111110?:
            begin
                GS=0;
                A=3'b110;
            end
            8'b11111110:
            begin
                GS=0;
                A=3'b111;                
            end            
            endcase
        end
    end
endmodule

时序测试

测试结果符合预期。

RTL电路对比

？：电路图

行为级建模电路图

最后这个好像优化出了点问题，它直接枚举了2的8次方种可能 惊。