HLS入门实践

最新推荐文章于 2024-05-25 18:07:35 发布
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文章标签： fpga开发
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本文链接：https://blog.csdn.net/qq_53916653/article/details/130835978
版权

文章目录

一、HLS

1.1. HLS简介

HLS(High Level Synthesis)：一款高层次综合工具。
能够将 C/C++ 或 者 system C 等高级语言转化为 RTL (底层硬件描述语言)电路，降低开发时间。
提供了常见的库（例如图像处理相关的 OpenCv 库和其
它的数学库）。
可以创建IP并通过例化或者使用 BlockDesign 的方式应用到项目中。
转化原理：在前端将 C 语言描述进行分析，然后进行代码层面的优化（code-level transformation），再在后端把这些运算工作进行并行调度（parallelise & schedule），最后生成 RTL 语言。

1.2. 使用HLS开发流程

在这里插入图片描述
第一步C/C++层面的仿真：
首先在源文件中，添加一个顶层函数，这个函数就是我们想要将来映射到 RTL 电路中的函数，之后需要一个 C Testbench 来对这个函数功能进行验证，在算法层面，检验我们的函数是否能够正常工作。（算法层面的仿真，能够很快地就得出结果，有助于提高我们的开发效率。）
第二步对C 代码进行综合：
综合后会根据我们的功能函数，产生相应的电路。在 C 综合阶段，HLS 会根据我们对功能函数中的一些约束（Directive），来生成不同的接口。
第三步C/RTL 的联合仿真：
在这一阶段，HLS 会根据我们的 C Testbench 来生成我们的 RTL 的 Testbench 并且根据我们所选择的仿真工具来进行 RTL 级的仿真。仿真完成后我们可以观察联合仿真所产生的波形。
第四步导出IP：
前面有提到过 HLS 相当于一个 IP 生成器，它能够将我们的高级语言的代码映射为一个 IP，我们可以根据需要将这些 IP 导出到 Vivado 的集成开发环境中，将这些算法的 IP 应用到实际的工程当中。

二、环境配置

vivado安装

网盘地址https://pan.baidu.com/s/1jkurhTLgnxavgRnmi-JLDA
提取码：sygh

安装vivado的参考链接

https://blog.csdn.net/qq_43279579/article/details/116849636
对于vivado的安装，就已经自动完成了HLS

三.HLS实现led灯的点亮

1.创建HLS工程
  • 打开Vivado HLS，点击Create New Project
    在这里插入图片描述
  • 编辑工程名和保存位置
    在这里插入图片描述
  • 选择器件
    在这里插入图片描述
    先后点击OK和Finish
2.添加文件
  • Source(右键)->New file
    led.h
#ifndef _SHIFT_LED_H_
#define _SHIFT_LED_H_

#include "ap_int.h"
#define CNT_MAX 100000000
//#define CNT_MAX 100,100M时钟频率下计数一秒钟所需要的计数次数
#define FLASH_FLAG CNT_MAX-2
// typedef int led_t;
// typedef int cnt_t;
typedef ap_int<1> led_t;
typedef ap_int<32> cnt_t;
void flash_led(led_t *led_o , led_t led_i);

#endif

led.cpp

#include "led.h"

void flash_led(led_t *led_o , led_t led_i){
#pragma HLS INTERFACE ap_vld port=led_i
#pragma HLS INTERFACE ap_ovld port=led_o
	cnt_t i;
	for(i=0;i<CNT_MAX;i++){
		if(i==FLASH_FLAG){
			*led_o = ~led_i;
		}
	}
}
  • Test Bench(右键)->New File
    test_led.cpp
#include "led.h"
#include <stdio.h>

int main(){

	led_t led_i=0x01;
	led_t led_o;
	const int SHIFT_TIME = 4;
	int i;
	for(i=0;i<SHIFT_TIME;i++){
		flash_led(&led_o , led_i);
		led_i = led_o;
		printf("shift_out is %d \n",(int)(led_o&0x01));
	}
}
3.C仿真与C综合
  • project->project settings->synthesis->Browser->选择顶层函数
    在这里插入图片描述
  • project->Run C Simulation（输出01交替，表示C仿真结果正确）
  • Solution->Run C Synthesis->Active Solution
    在这里插入图片描述

输出01交替，表示C仿真结果正确

  • Solution->Run C Synthesis->Active Solution
    在这里插入图片描述
    在这里插入图片描述
4.创建vivado工程
  • vivado->Create Project
    在这里插入图片描述
  • 填写工程名和保存位置
    在这里插入图片描述
  • 选择RTL
    在这里插入图片描述
  • 选择器件
    在这里插入图片描述
    结束Finish
5.导入HLS生成的IP核
  • 生成IP核
    选择Solution->Export RTL(Vivado HLS 2018.3中)
    在这里插入图片描述

在这里插入图片描述
出现报错
解决方法如下：
参考Xilinx官网的补丁及使用方法进行修改
https://support.xilinx.com/s/article/76960?language=en_US
下载 Xilinx官网支持社区给出的补丁包，解压到Xilinx安装位置
打开cmd，进入该目录，执行命令python y2k22_patch\patch.py：
在这里插入图片描述
重启Vivado HLS，试试重新导出IP核，不再报错，说明这个问题已经解决了
在这里插入图片描述

  • 导入点击setting
    在这里插入图片描述
  • 选择IP->Repository,并且点击加号，选择solution，将会自动识别到IP，识别到后，点击Apply->OK

在这里插入图片描述

  • 检验是否导入成功
    在这里插入图片描述
    在这里插入图片描述
    点击OK
    在这里插入图片描述
    Generate
6.添加实验代码
  • 选择Add Source
    在这里插入图片描述
    在这里插入图片描述
  • 创建文件
    在这里插入图片描述
    代码如下：
`timescale 1ns / 1ps
module flash_led(
input wire clk ,
input wire rst_n ,
output wire led_o
);
 
wire rst ;//同步复位
wire ap_ready ;//当前可以接收下一次数据
reg ap_start ;//IP 开始工作
reg led_i_vld ;//输入数据有效
wire led_o_vld ;
reg led_i ;//输入的 led 信号
wire led_o_r ;
wire ap_done ;
wire ap_idle ;
reg [1:0] delay_cnt ;
assign rst = ~rst_n ;
assign led_o = led_o_r ;
 
//----------------delay_cnt------------------
always @(posedge clk) begin
if (rst==1'b1) begin
delay_cnt <= 'd0;
end
else if(delay_cnt[1]==1'b0) begin
delay_cnt <= delay_cnt + 1'b1;
end
end
 
//----------------ap_start------------------
always @(posedge clk) begin
if (rst==1'b1) begin
ap_start <= 1'b0;
end
else if(delay_cnt[1]==1'b1)begin
ap_start <= 1'b1;
end
end
 
//----------------led_i_vld------------------
always @(posedge clk) begin
if (rst==1'b1) begin
led_i_vld <= 1'b0;
end
else if(delay_cnt[1]==1'b1)begin
led_i_vld <= 1'b1;
end
end
 
//----------------ap_i------------------
always @(posedge clk) begin
if (rst==1'b1) begin
led_i <= 1'b0;
end
else if(led_o_vld==1'b1)begin
led_i <= led_o_r ;
end
end
 
 
flash_led_0 inst_flash_led (
.led_o_V_ap_vld(led_o_vld), // output wire led_o_V_ap_vld
.led_i_V_ap_vld(led_i_vld), // input wire led_i_V_ap_vld
.ap_clk(clk), // input wire ap_clk
.ap_rst(rst), // input wire ap_rst
.ap_start(ap_start), // input wire ap_start
.ap_done(ap_done), // output wire ap_done
.ap_idle(ap_idle), // output wire ap_idle
.ap_ready(ap_ready), // output wire ap_ready
.led_o_V(led_o_r), // output wire [0 : 0] led_o_V
.led_i_V(led_i) // input wire [0 : 0] led_i_V
); 
endmodule
7.约束文件编写
  • 创建约束文件
    在这里插入图片描述
    代码如下;
##############LED define################## 
set_property PACKAGE_PIN P15 [get_ports {led_o}] 
set_property IOSTANDARD LVCMOS33 [get_ports {led_o}]

##############Reset define################## 
set_property PACKAGE_PIN P16 [get_ports {rst_n}] 
set_property IOSTANDARD LVCMOS33 [get_ports {rst_n}]

##############50M CLK define################## 
create_clock -period 20.000 -name clk -waveform {0.000 10.000} [get_ports clk]
set_property PACKAGE_PIN N18 [get_ports {clk}] 
set_property IOSTANDARD LVCMOS33 [get_ports {clk}]
8.编译生成结果
  • 生成
  • 进行下载
    点击Open Hardware Manager->Open target->Auto target后，显示如下
    在这里插入图片描述
    点击Program device,下载程序，直接点击Program
    在这里插入图片描述
    上板结果如下：
    在这里插入图片描述

四、总结

本次实验是在Windows系统下安装了Xilinx的FPGA编程开发软件Vivado 18并进行了一个入门级的HLS程序——led灯的点亮，了解了HLS有关知识，学习了Soc芯片以及用C语言实现硬件对应的功能，在实验过程中虽然遇到了很多问题但都全部解决了。

啥也没学懂
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