FPGA毕业实习学习记录

最新推荐文章于 2024-07-18 08:22:28 发布
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文章标签： fpga开发 学习
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_53916653/article/details/131750186
版权
该文介绍了Verilog的基本语法，通过3-8译码器、流水灯、按键控制LED灯和呼吸灯等项目展示了Verilog在数字电路设计中的应用。此外，还讲解了数码管静态显示，包括位选和段选信号的控制，以及如何实现静态显示不同数字和字母的方法。
摘要由CSDN通过智能技术生成

文章目录

一、verilog语法基础

1.基本语法
  • Verilog程序由模块（module）组成，每个模块描述了电路中的一个功能单元。我们将从最简单的模块开始学习，逐渐深入了解Verilog的不同特性。
  • 在Verilog中，语句以分号（;）结尾，模块由关键字module开始，后面跟着模块的名称和用括号括起来的端口列表。例如，下面是一个简单的Verilog模块的示例：
module AndGate(input a, b, output y);
    assign y = a & b;  // 逻辑与门
endmodule
  • 在上面的示例中，模块名为AndGate，有两个输入端口a和b，一个输出端口y。使用assign关键字，我将y连接到了a和b的逻辑与操作(&)的结果。
  • 在Verilog中，我也可以使用always块来描述组合逻辑和时序逻辑。组合逻辑是根据当前输入立即计算得出的逻辑，而时序逻辑则依赖于时钟信号和存储元件。下面是一个使用always块描述的时序逻辑的示例：
module Counter(input clk, output reg [3:0] count);
    always @(posedge clk) begin
        if (reset) begin
            count <= 0;  // 复位
        end else begin
            count <= count + 1;  // 计数
        end
    end
endmodule
  • 在上面的示例中，模块名为Counter，有一个时钟输入端口clk和一个四位的寄存器型输出端口count。通过always块和posedge关键字，我定义了在时钟上升沿触发时执行的行为。当reset信号为1时，计数器复位为0；否则，计数器每次递增1。
  • Verilog还提供了一些用于组合逻辑操作的内置运算符，如逻辑与（&）、逻辑或（|）、逻辑非（!）和异或（^）等。此外，我还可以使用if语句、for循环等结构来实现更复杂的逻辑。
2.实现简单项目

3-8译码器

module decoder(	//3-8译码器
	input wire[2:0] a,//三位输入
	
	output reg[7:0] b//八位输出
);

always @(*) begin//对寄存器类型进行赋值
	case(a)
		3'b000: b = 8'b1111_1110;
		3'b001: b = 8'b1111_1101;
		3'b010: b = 8'b1111_1011;
		3'b011: b = 8'b1111_0111;
		3'b100: b = 8'b1110_1111;
		3'b101: b = 8'b1101_1111;
		3'b110: b = 8'b1011_1111;
		3'b111: b = 8'b0111_1111;
		default:b = 8'b0000_0000;
	endcase
end
endmodule

二、LED灯

1.流水灯

流水灯的效果。

模块描述
  • 输入信号分别为时钟信号和复位信号，设计一个计时器。每0.2s改变四个led的状态，同一时刻下只能有一只led亮，其余的led灭。最后通过移位寄存器输出信号给四个led灯。
模块设计
module led (
    input       wire        clk     ,
    input       wire        rst_n   ,

    output      reg [3:0]   led     
);
parameter MAX_NUM = 26'd49_999_999;
reg [25:0]  cnt     ;
reg [1:0 ]  state   ;//保存四个状态

//1s计数器并亮灭led灯
always @(posedge clk or negedge rst_n) begin
    if(!rst_n)begin
        cnt <= 26'd0;
    end
    else if(cnt == MAX_NUM)begin
        cnt <= 26'd0;
    end
    else begin
        cnt <= cnt + 1'd1;
    end
end
//状态的切换
always @(posedge clk or negedge rst_n) begin
    if(!rst_n)begin
        state <= 2'd0;
    end
    else if(cnt == MAX_NUM)begin
        state <= state + 1'd1;
    end
    else begin
        state <= state;
    end
end
//根据状态对led赋值
always @(posedge clk or negedge rst_n) begin
    if(!rst_n)begin
        led <= 4'b0000;
    end
    else begin
        case (state)
            2'd0    : led <= 4'b0001;
            2'd1    : led <= 4'b0010;
            2'd2    : led <= 4'b0100;
            2'd3    : led <= 4'b1000;
            default : led <= 4'b0000;
        endcase
    end
end
endmodule
仿真文件
`timescale 1ns/1ns  //单位精度
module led_tb ();
    
    reg         clk     ;   //50MHz时钟信号
    reg         rst_n   ;   //复位信号

    wire [3:0]  led     ;
    parameter MAX_NUM = 4'd9;
    always #10 clk = ~clk;

    initial begin
        clk     = 1'b0;
        rst_n   = 1'b0;//开始复位
        #10;
        rst_n   = 1'b1;//结束复位
        #1000;
        $stop;//停止仿真
    end

    led #(.MAX_NUM (MAX_NUM))u_led(
        .clk    (clk),
        .rst_n  (rst_n),

        .led    (led)
    );

endmodule
2.按键控制led灯
模块描述
  • 利用按键控制led的变化，使用开发板上的四个按键控制四个LED灯，按下不同的按键时，四个LED灯显示不同效果。当没有按键按下时，四个led灯全灭；按下key0时，自右向左的流水灯；按下key1时，自左向右的流水灯；按下key2时，四个led灯同时闪烁；
    按下key3时，四个led灯全亮。
模块设计
module key_led (
    input   wire        clk     ,
    input   wire        rst_n   ,
    input   wire [3:0]  key     ,

    output  reg  [3:0]  led
);
    
parameter MAX_NUM = 24'd9_999_999;
reg [1:0] state;//保存当前状态
reg [23:0] cnt;

always @(posedge clk or negedge rst_n) begin
    if(!rst_n)begin
        cnt <= 24'd0;
    end
    else if(cnt == MAX_NUM)begin
        cnt <= 24'd0;
    end
    else begin
        cnt <= cnt + 1'd1;
    end
end

always @(posedge clk or negedge rst_n) begin
    if(!rst_n)begin
        state <= 2'd0;
    end
    else if(cnt == MAX_NUM)begin
        state <= state + 2'd1;
    end
    else begin
        state <= state;
    end
end

//结合按键判断led的赋值
always @(posedge clk or negedge rst_n) begin
    if(!rst_n)begin
        led <= 4'b0000;
    end
    else if(key[0] == 0)begin
        case (state)
            2'd0    : led <= 4'b0001;
            2'd1    : led <= 4'b0010;
            2'd2    : led <= 4'b0100;
            2'd3    : led <= 4'b1000;
            default : led <= 4'b0000;
        endcase
    end
    else if(key[1] == 0)begin
        case (state)
            2'd0    : led <= 4'b1000;
            2'd1    : led <= 4'b0100;
            2'd2    : led <= 4'b0010;
            2'd3    : led <= 4'b0001;
            default : led <= 4'b0000;
        endcase
    end
    else if(key[2] == 0)begin
        case (state)
            2'd0    : led <= 4'b1111;
            2'd1    : led <= 4'b0000;
            2'd2    : led <= 4'b1111;
            2'd3    : led <= 4'b0000;
            default : led <= 4'b0000;
        endcase
    end
    else if(key[3] == 0)begin
        led <= 4'b1111;
    end
end
endmodule
仿真文件
`timescale 1ns/1ns //单位精度
module key_led_tb ();

    reg clk;
    reg rst_n;
    reg [3:0] key;

    wire [3:0] led;

    parameter MAX_NUM   = 9 ;
    parameter CYCLE     = 20;

    always #(CYCLE/2) clk = ~clk;

    initial begin
        clk     = 1'b0;
        rst_n   = 1'b0;//开始复位
        #(CYCLE);
        rst_n   = 1'b1;//结束复位
        key = 4'b1111;//没有按下按键
        #(4*(MAX_NUM + 1)*CYCLE);
        key = 4'b1110;//按下第一个按键
        #(4*(MAX_NUM + 1)*CYCLE);
        key = 4'b1101;//按下第二个按键
        #(4*(MAX_NUM + 1)*CYCLE);
        key = 4'b1011;//按下第三个按键
        #(4*(MAX_NUM + 1)*CYCLE);
        key = 4'b0111;//按下第四个按键
        #(4*(MAX_NUM + 1)*CYCLE);
        $stop;
    end

    key_led #(.MAX_NUM(MAX_NUM)) u_key_led (
        .clk    (clk)   ,
        .rst_n  (rst_n) ,
        .key    (key)   ,  

        .led    (led)
    );

endmodule
3.呼吸灯

呼吸灯是指灯光在微电脑的控制之下完成由亮到暗的逐渐变化，感觉好像是人在呼吸。其广泛应用于手机之上，并成为各大品牌新款手机的卖点之一，起到一个通知提醒的作用。

模块描述

使用开发板上的四个led灯实现1s间隔的呼吸灯。

模块设计
module breath_led (
    input clk,
    input rst_n,

    output reg [3:0] led
);

parameter TIME_US = 6'd49;
parameter TIME_MS = 10'd999;
parameter TIME_S  = 10'd999;

reg [5:0] cnt_us;
reg [9:0] cnt_ms;
reg [9:0] cnt_s;
reg flag;

wire add_cnt_us;//微秒计数器开始计数的标志
wire end_cnt_us;//微秒计数器结束计数的标志

wire add_cnt_ms;//毫秒计数器开始计数的标志
wire end_cnt_ms;//毫秒计数器结束计数的标志

wire add_cnt_s;//秒计数器开始计数的标志
wire end_cnt_s;//秒计数器结束计数的标志

always @(posedge clk or negedge rst_n) begin
    if(!rst_n)begin
        cnt_us <= 6'd0;
    end
    else if(add_cnt_us)begin
        if(end_cnt_us)begin
            cnt_us <= 6'd0;
        end
        else begin
            cnt_us <= cnt_us +1'd1;
        end
    end
    else begin
        cnt_us <= cnt_us;
    end
end
assign add_cnt_us = 1'b1;                           //开始计数的条件
assign end_cnt_us = add_cnt_us && cnt_us == TIME_US;//结束计数的条件

always @(posedge clk or negedge rst_n) begin
    if(!rst_n)begin
        cnt_ms <= 10'd0;
    end 
    else if(add_cnt_ms)begin
        if(end_cnt_ms)begin
            cnt_ms <= 10'd0;
        end
        else begin
            cnt_ms <= cnt_ms +1'd1;
        end
    end
    else begin
        cnt_ms <= cnt_ms;
    end
end    
assign add_cnt_ms = end_cnt_us;
assign end_cnt_ms = add_cnt_ms && cnt_ms == TIME_MS;

always @(posedge clk or negedge rst_n) begin
    if(!rst_n)begin
        cnt_s <= 10'd0;
    end 
    else if(add_cnt_s)begin
        if(end_cnt_s)begin
            cnt_s <= 10'd0;
        end
        else begin
            cnt_s <= cnt_s +1'd1;
        end
    end
    else begin
        cnt_s <= cnt_s;
    end
end    
assign add_cnt_s = end_cnt_ms;
assign end_cnt_s = add_cnt_s && cnt_s == TIME_S;

always @(posedge clk or negedge rst_n) begin
    if(!rst_n)begin
        flag <= 1'b0;
    end
    else if(end_cnt_s)begin
        flag <= ~flag;
    end
    else begin
        flag <= flag;
    end
end

always @(posedge clk or negedge rst_n) begin
    if(!rst_n)begin
        led <= 4'b0000;
    end
    else if(!flag) begin
        led <= (cnt_s >cnt_ms)?4'b1111:4'b0000;
    end
    else if(flag)begin
        led <= (cnt_s > cnt_ms)?4'b0000:4'b1111;
    end
    else begin
        led <= led;
    end
end

endmodule
仿真文件
`timescale 1ns/1ns
module breath_led_tb ();

    reg clk;
    reg rst_n;

    wire [3:0] led;

    parameter CYCLE = 20;
    parameter TIME_US = 5;
    parameter TIME_MS = 10;
    parameter TIME_S = 10;

    always #(CYCLE/2) clk = ~clk;

    initial begin
        clk = 1'b0;
        rst_n = 1'b0;
        #(CYCLE);
        rst_n = 1'b1;
        #(2*(TIME_US + 1)*(TIME_MS + 1)*(TIME_S + 1)*CYCLE);
        $stop;
    end

breath_led #(
    .TIME_US(TIME_US),
    .TIME_MS(TIME_MS),
    .TIME_S(TIME_S)
) u_breath_led(
    .clk  (clk),
    .rst_n(rst_n),

    .led  (led)
);

endmodule

三、数码管

  • 数码管的显示，数码管分七段数码管和八段数码管。七段和八段的区别在于，是否包括小数点DP（Digital Point）。本实验中使用的是数码管是8段数码管，每段是由led组成。通过控制每段led的亮灭，来控制数码管显示不同的数字和字母。
静态显示
  • 在静态显示中，只考虑段选信号。在不同的时刻，各个位选信号保持不变，并根据真值表，选择要显示的数字或者字母。
1.模块描述

六个数码管同时间隔0.5s显示0-f。要求：使用一个顶层模块，调用计时器模块和数码管静态显示模块。

2.模块设计

time_count计数器模块

module time_count (     //计时0.5s，计满后输出高电平
    input clk,
    input rst_n,

    output reg flag
);

parameter MAX_NUM = 26'd24_999_999;

reg [25:0] cnt;

always @(posedge clk or negedge rst_n) begin
    if(!rst_n)begin
        cnt <= 26'd0;
        flag <= 1'b0;
    end
    else if(cnt == MAX_NUM)begin
        cnt <= 26'd0;
        flag <= 1'b1;
    end
    else begin
        cnt <= cnt + 1'd1;
        flag <= 1'b0;
    end
end
    
endmodule

seg_led_static数码管驱动模块

module seg_led_static (
    input clk,
    input rst_n,
    input flag,             //计时0.5s后输入的高电平

    output reg [5:0] sel,   //六位位选信号
    output reg [7:0] seg    //八位段选信号
);

reg [3:0] num;  //保存当前数码管要显示的数字

always @(posedge clk or negedge rst_n) begin
    if(!rst_n)begin
        sel <= 6'b111_111;
    end
    else begin
        sel <= 6'b000_000;
    end
end

always @(posedge clk or negedge rst_n) begin
    if(!rst_n)begin
        num <= 4'h0;
    end
    else if(flag)begin
        num <= num +1'h1;
    end
    else begin
        num <= num;
    end
end
    
always @(posedge clk or negedge rst_n) begin
    if(!rst_n)begin
        seg <= 8'b0;
    end
    else begin
        case (num)
            4'h0:    seg <= 8'b1100_0000;//匹配到后参考共阳极真值表
	        4'h1:    seg <= 8'b1111_1001;
	        4'h2:    seg <= 8'b1010_0100;
	        4'h3:    seg <= 8'b1011_0000;
	        4'h4:    seg <= 8'b1001_1001;
	        4'h5:    seg <= 8'b1001_0010;
	        4'h6:    seg <= 8'b1000_0010;
	        4'h7:    seg <= 8'b1111_1000;
	        4'h8:    seg <= 8'b1000_0000;
	        4'h9:    seg <= 8'b1001_0000;
	        4'ha:    seg <= 8'b1000_1000;
	        4'hb:    seg <= 8'b1000_0011;
	        4'hc:    seg <= 8'b1100_0110;
	        4'hd:    seg <= 8'b1010_0001;
	        4'he:    seg <= 8'b1000_0110;
	        4'hf:    seg <= 8'b1000_1110;
	      	default :seg <= 8'b1100_0000;
        endcase
    end
end
endmodule

顶层模块

module top_seg_led_static (
    input               clk     ,
    input               rst_n   ,

    output      [5:0]    sel     ,
    output      [7:0]    seg
);

parameter MAX_NUM = 26'd24_999_999;
wire flag_reg;

time_count #(.MAX_NUM(MAX_NUM)) u_time_count(
    .clk    (clk)   ,
    .rst_n  (rst_n) ,

    .flag   (flag_reg)
);

seg_led_static u_seg_led_static(
    .clk    (clk)       ,
    .rst_n  (rst_n)     ,
    .flag   (flag_reg)  ,

    .sel    (sel)       ,
    .seg    (seg)
);
    
endmodule
3.仿真文件
`timescale 1ns/1ns
module top_seg_led_static_tb();

reg   		 	clk    ;
reg  		 	rst_n  ;
wire    [5:0]	sel	   ;
wire 	[7:0]  	seg    ;
parameter CYCLE = 20;
parameter MAX_NUM = 9;
always #(CYCLE/2) clk = ~clk;//翻转时钟

initial begin
	clk   = 0		   ;//时钟初始为0
	rst_n = 0		   ;//复位初始为0
	#(CYCLE)		   ;//延迟20ns
	rst_n = 1		   ;//复位置1
	#(16*(MAX_NUM + 1)*CYCLE);//显示0-f时间
	$stop			   ;//停止
	
	
end 
top_seg_led_static#(.MAX_NUM (MAX_NUM))	u_top_seg_led_static(
.clk  	(clk)  ,//50MHz系统时钟
.rst_n	(rst_n),//系统复位信号(低有效)
.sel  	(sel)  ,//数码管位选
.seg	(seg)	//数码管段选
);
endmodule

四、总结

此次FPGA学习主要是对基础知识的理解与掌握，学习了led灯的一些操作，也对数码管的静态显示有了了解，对verilog语言的学习也更加深刻，收获很多。

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FPGA学习记录一
WilliamWang的博客
06-17 602
FPGA学习记录 20170608 周四 早上洗好了衣服。中午下了大雨，难得遇一次。下午来，调试放大板子，折腾半天，问题还是没有解决，有点心累。飞了几根线，但还是不行，实在没信心去做了。所以还是来学习FPGA吧，这个不那么让人伤心。 串口Uart的测试。需要建立多个测试文本程序，后面又去弄板子测试了，还没做完，后面接着做。到这里写程序的时候，遇到一些难度，有些写发还弄不懂，有点头痛，但还是得...
2021年FPGA/数字IC设计暑期实习面试记录
lulugay的博客
04-09 1298
本人情况 2022届博士，课题是神经网络加速器(17年入学的搞FPGA的人可能有一半在搞这个)，准备找FPGA开发和数字IC设计岗位，现在（2021.3.31）投递了一些暑期实习的岗位，在此记录一下(跟项目经历无关的)面试内容，希望给各位一起找工作的同学们提供一些有价值的信息。 面试前最好准备一下自我介绍，想清楚找实习主要的考虑是什么？具体想做哪些工作？ 比较有意思的是，通过跟面试官聊天，也能反向感觉出来工程师的能力。我描述了同样的项目，有些工程师就可以根据已有描述推测出我的设计可能有哪些问题，然后问我怎么
FPGA实习报告.doc
04-19
FPGA实习报告
FPGA实习报告
weixin_51688234的博客
07-16 2239
在过去的十天里，我参加了FPGA的实习，学习了一系列关于FPGA开发的内容。在这段时间里，我掌握了数码管、呼吸灯、按键消抖、LED流水灯等基本概念，并学会了编写测试文件和顶层文件。
FPGA预科实习项目总结
scout11123的博客
07-16 505
在最初的几天，我们学习了按键控制LED流水灯和LED呼吸灯的设计。通过使用Verilog语言编写代码，我们成功实现了按键来控制LED灯的亮灭和流动效果，以及利用PWM信号使LED灯呈现呼吸灯效果。这些实验帮助我熟悉了FPGA开发流程和Verilog语言的使用。接着，我们学习了按键消抖的原理和方法。按键消抖是一个常见的问题，在实际应用中需要解决。我们通过verilog，设计了一个稳定的按键消抖模块，确保按键输入的准确性和稳定性。在数码管显示的学习中，我们掌握了数码管的基本原理和控制方法。
FPGA总结，个人心得体会小结
12-26
FPGA总结，个人心得体会小结，不需要积分，多下载
实习心得
u010485442的专栏
05-18 807
最近在某家还算知名企业进行了短暂的实习，收获良多，现总结如下。 首先，作为一名程序员写代码就要有一定的规范，这一定要在平时的自我练习中养成。绝对不要依赖IDE来帮你完成这项任务，因为你不能保证你团队用的IDE都有这个功能。不然当你写的代码实现再强大的功能或算法，让人看到了都会有种看不下去的感觉。而且你要记住，这些代码不像你在学校搞学术研究那样，你自已看看就行，能运行出结果就行。你在公司当中，是团
FPGA毕业实习-实践项目学习记录
ffairyY的博客
07-16 472
3-8译码器，就是把3种输入状态翻译成8种输出状态，译码器是将输入的具有特定含义的二进制代码翻译成输出信号的不同组合，实现电路控制功能的逻辑电路。译码器在数字系统中应用广泛，可用于代码的转换、终端数字的显示、数据的分配等等。
Altera FPGA和CPLD 设计学习笔记
04-27
《Altera FPGA和CPLD 设计学习笔记》是一份深入探讨FPGA（Field-Programmable Gate Array）和CPLD（Complex Programmable Logic Device）设计技术的珍贵资料，适用于电子工程师、计算机科学家以及对硬件开发感兴趣的...
FPGA实习准备 fpga开发.pdf
04-22
"FPGA实习准备 fpga开发" 本文总结了FPGA实习准备和FPGA开发的相关知识点，涵盖了verilog关键字、综合情况、基本电路、signaltap、testbench、reg、sram和dram速度比较、STA了解程度、IP核如RAM使用、FPGA的内部...
Altera FPGA和CPLD 设计学习笔记.doc
02-10
《Altera FPGA和CPLD 设计学习笔记》是一份宝贵的学习资料，它涵盖了硬件设计的基本原则、Verilog HDL的使用以及FPGA和CPLD的架构与应用。这份笔记的价值在于它提供了实用的设计思想和经验，对于想要在FPGA/CPLD领域...
FPGA\CPLD设计学习笔记总结
07-19
对于新入职的员工来说，他们往往对FPGA的整体设计流程有了初步认识，5项基本功的某几个方面可能很扎实。但是由于某个或某几个方面能力的欠缺，限制了他们独自完成整个设计流程的能力。
FPGA：快要实习了，那几个还没吃透的技能，成了心病
千歌叹尽执夏的博客
09-24 1290
回顾过去： 现在是2021年9月24日，凌晨2:20，整理完团队资料，还没睡。回想过去，大一拿下国二，大二没能进取，还是拿了个国二，两届集创赛几乎贯穿了我的大学生涯（空余也参加了一些零零碎碎的比赛）。现在大三了，只想把手头上的项目结题了，也差不多出去实习了（也想过考研，考研能让我接触一个更好，更大的平台）。总结了很多，发现基础知识不够扎实，比如：之前一直侧重去钻研图像处理，却忽视了，如何把各种简单的协议灵活运用、如何配置DDR这些基础知识。总结了一下，有以下几点，几乎成了我学习FPGA的心魔，如果不能正视自
FPGA和数字IC实习秋招必备基础知识目录
DengFengLai123的博客
05-01 3997
2023届实习、秋招必备的基础知识目录，可以根据本目录查缺补漏。 作者：DengFengLai123，FPGA探索者。 （1）MOS管门电路，非门、与非、或非结构； （2）低功耗设计，静态功耗、动态功耗； （3）跨时钟域处理，单bit（快->慢，慢->快），多bit异步FIFO，DMUX； （4）FIFO的相关扩展，同步FIFO实现、异步FIFO结构、格雷码、FIFO深度计算； （5）FSM有限状态机，米利型、摩尔型、序列检测、序列产生； （6）亚稳态，原因、解决方法； （7）锁
FPGA方向实习报告
qq_52001155的博客
07-16 990
fpga方向实习学习记录
英特尔FPGA实训 day 10
m0_56487684的博客
06-03 265
在该实训中，我使用了VHDL和Verilog编写了控制FPGA从外部设备接收数据的代码，并且了解了数据如何被解析和存储到FPGA的存储器中，以及如何发送FPGA生成的数据给外部设备。值得注意的就是，rx，tx在实际操作的时候要分清楚，芯片的rx引脚接的是其他设备的tx，而芯片的tx引脚就是接的其他设备的rx。最后，我还了解了调试工具的使用方法，以便调试我的代码。在这个实训中，我学习了利用FPGA通过串口通信与外部设备进行数据交互的基础知识和技能，其中串口通信代码的实现任务是其中的一个主要部分。
实习日记——Day41
一个程序媛的成长记录❤
12-30 829
不知不觉已经来公司两个月了诶~ *跟认真负责的同事工作有多重要 日本同事和韩国同事分别提了同一款产品的不同语言的task，对于该产品的变动，日本同事则特意附上备注；韩国同事则没有。。。而我正好负责韩国的。因此，我又踩坑了……少一个备注，多做几天无用功……我哭了⊙﹏⊙∥ 幸好今天一早就问了组里的前辈，不然还不知道要在坑里待多久。 虽然我之前经常感慨——日本同事未免太细致了（当然也很有礼貌） ...
Xilinx实习一年总结
LZY272942518的博客
06-28 3693
从去年7月4号来到上海xilinx，转眼间已经一年。这一年学了很多知识，也长了很多见识。 去年七月一到公司，立即投入到摄像头-DDR-HDMI图像通路的研发中。就是在ZEDboard板卡上，通过外置摄像头采集图像，在PL部分将采集的像素数据进行拼接，转换成axi-stream格式，然后存储到板卡上的DDR中。由于同事之前做了很多DDR部分的工作，因此我重点放在摄像头的FPGA驱动以及HDMI模块
Artix7系列FPGA实现SDI视频编解码+UDP以太网传输，基于GTP高速接口，提供工程源码和技术支持
最新发布
qq_41667729的博客
07-18 791
Artix7系列FPGA实现SDI视频编解码+UDP以太网传输，基于GTP高速接口，提供工程源码和技术支持
FPGA在深度学习加速中的应用综述
"FPGA加速深度学习综述" 本文是一篇由刘腾达、朱君文和张一闻共同撰写的关于FPGA（Field-Programmable Gate Array，现场可编程门阵列）在深度学习加速领域的综述。该研究发表在《计算机科学与探索》杂志上，于2021...

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