6.4 1.verilogHOG测试模块

最新推荐文章于 2021-08-01 20:11:07 发布

qq_57474530

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分类专栏：笔记文章标签： verilog

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一、实验目的
使初学者很快能够熟悉ModelSim的基本,功能,更详细的软件说明和应用举例讲在后续的章节中进行介绍。

二、实验工具
pc机和Quartur ii软件和modlsim软件。

三、实验代码

module decoder3x8(din,en, dout,ex); input [2:0] din;
input en;
output [7:0] dout;
output ex;
reg [7:0] dout;
reg ex;
always@(din or en)
if (en)
begin
dout=8'b1111 1111；
ex=1'b1;
end
else
begin
case(din)
3'b000：begin
dout=8'b1111_1110；
ex=1'b0;
end
3'b001：begin
dout=8'b1111 1101;
ex=1'b0;
end
3'b010: begin
dout=8'b1111 1011;
ex=1'b0;
end
3'b011：begin
Aont-81b1111 0111.

ex=1'b0；
end
3'b100：begin
dout=8'b1110 1111;ex=1'b0;
end
3'b101：begin
dout=8'b1101 1111;ex=1'b0;
end
3'b110：begin
dout=8'b1011 1111;ex=1'b0;
end
3'b111：begin
dout=8'b0111 1111;ex=1'b0;
end
default:begin
dout=8'b11111111;ex=1'b0;
end
endcase