ZYNQ踩坑日记3 AXI_DMA 传输问题——再续

       关于使用AXI_DMA使用的问题，我实现的功能是使用AXI_DMA采集ADC数据写入DDR，每次数据包128个，数据包大小64bit，但是AXI总线在LAST信号拉高之后，并没有立即拉低READY信号，而是又接收了4个时钟数据然后拉低，并且这4个时钟数据并没有写入DDR，仍然存在DMA的缓冲数组中，在下一次传输开始时，这4个时钟数据会最开始写入，然后重复这个过程。

        在xilinx官网的axi dma production guide PG021文档中有一句话

        Note: In the absence of any setup (that is, before it is programmed to run), AXI DMA will pull the s_axis_s2mm_tready signal Low after taking in four beats of streaming data. This will throttle the input data stream. To have a minimum amount of throttling, ensure that the AXI DMA is set up to run much before the actual data arrives.

        简单翻译一下为：在没有任何设置的情况下（即在其被编程运行之前），AXI DMA 在接收了四个节拍的流数据后，会将 s_axis_s2mm_tready 信号拉低。这将限制输入数据流。为了尽量减少节流，确保 AXI DMA 在实际数据到达之前就已经设置好并运行。

        之前理解是AXI DMA在初始化后会接收四个节拍的流数据，然后后面就不需要接收四个节拍的流数据，在xilinx