单总线CPU设计(现代时序)(HUST)--第7关

 第7关：现代时序硬布线控制器设计

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实验目的

帮助学生理解现代时序系统中硬布线控制器的设计原理。

实验内容

在实现指令译码、现代时序状态机模块后，最终实现硬布线控制器的集成，在下图中完成硬布线控制器框架连接，注意硬布线控制器组合逻辑不需要实现直接采用微程序控制器的控制存储器代替即可。

电路引脚

信号	输入输出	位宽	功能描述
IR	输入	32	MIPS指令字
CLK	输入	1	时钟输入
equal	输入	1	条件状态信号，相等标志
控制总线	输出	22	所有控制信号汇总而成的控制总线
当前状态值	输出	5	状态字的值

子电路外观如下：

电路框架

MipsOnBusCpu-1.circ ◇硬布线状态机 子电路 注意：可以整体平移引脚框到电路任何位置，但由于电路封装与引脚位置和顺序有关系，所以框内引脚一律不许增删改，哪怕是移动位置调整顺序，改变引脚朝向，也不要在电路中增加额外的引脚，否则测试系统无法测试。

电路测试

完成设计后，可利用文本编辑工具打开 MipsOnBusCpu-1.circ，将所有文字信息复制粘贴到 Educoder 平台的代码框中，再点击评测按钮即可进行本关测试。平台会对你设计的电路进行自动测试，为方便测试，请勿修改子电路封装。

测试用例及输出结果说明

最终输出包括个检测引脚的期望值和实际值，出错时请对比查错。

#	信号	功能描述
1	Cnt	测试用例编号，注意是十六进制
2	Instr	MIPS指令字
3	equal	比较相等反馈信号
4	Statu	状态寄存器当前值
5	cBus	控制总线的值，具体每位的定义见控制器电路
6	ErrBit	控制总线中出错的第一个bit位的位置

本关测试用例如下：

1. Cnt Instr equal Statu cBus ErrBit
2. 00 2010ffff 1 00 202400 xx
3. 01 2010ffff 1 01 000008 xx
4. 02 2010ffff 1 02 085002 xx
5. 03 2010ffff 1 03 100100 xx
6. 04 2010ffff 1 16 040400 xx
7. 05 2010ffff 1 17 020010 xx
8. 06 2010ffff 1 18 080200 xx
9. 07 0274402a 1 00 202400 xx
10. 08 0274402a 1 01 000008 xx
11. ...

调试技巧与常见故障

1、检查待测电路引脚框架是否和前面的图一致，调整引脚会引起待测部件封装接口改变，导致测试无法正常进行; 2、检查待测电路子电路外观也就是封装和前面的图是否一致，引脚位置，引脚顺序、引脚数目等，这个不一样肯定不正常;

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