二、数据类型 | Verilog

1.概括：

在Verilog中，主要有三大数据类型：

• 寄存器数据类型
• 线网数据类型
• 参数数据类型

注意：真正在数字电路中起作用的数据类型是寄存器数据类型和线网数据类型

2.寄存器类型：

寄存器表示一个抽象的数据存储单元，通过赋值语句可以改变寄存器存储的值

寄存器数据类型的关键字是reg，reg类型数据的默认初始值为不定值x

如：reg [9:0] delay_cnt; //延时计数

reg key_reg;

reg类型的数据只能在always语句和initial语句中被赋值。

1. 如果该过程语句描述的是时序逻辑，即always语句带有时序时钟信号，则该寄存器变为对应为触发器；
2. 如果该过程语句描述的是组合逻辑，即always语句不带有时钟信号，则该寄存器变为对应为硬件连线；

3.线网类型：

• 线网数据类型表示结构实体(例如门)之间的物理连线。
• 线网类型的变量不能存储值，它的值是由驱动它的元件所决定。
• 驱动线网型变量的元件有逻辑门、连续赋值语句(assign)等。
• 如果没有驱动元件连接到线网类型的变量上，则该变量就是高阻的，即为Z。
• 线网数据类型包括wire类型和tri类型，其中最常用的就是wire类型。

如：wire key_flag;

4.参数类型：

• 参数其实就是一个常量，在Verilog HDL中用parameter定义常量。
• 我们可以一次定义多个参数，参数与参数之间需要用逗号(,)隔开。
• 每个参数定义的右边必须是一个常数表达式。

如：parameter H_FRONT = 11'd11; //行显示前沿

parameter H_BACK = 11'd2; //行显示后沿

1. 参数型数据常用于定义状态机的状态、数据位宽和延迟大小等。
2. 采用标识符来表示一个常量可以提高程序的可读性和可维护性。
3. 在模块调用时，可通过参数传递来改变被调用模块中已定义的参数。