Xilinx FPGA项目调试经验总结-BUFG资源不够

Xilinx FPGA项目调试经验总结-BUFG资源不够

一、设计概述

vivado软件版本：vivado 2018.3

项目概述

设计基于K7通过SRIO IP进行板间通信，但由于项目要求SRIO的通道数需求比较高，需要在设计中例化6路SRIO IP。

二、问题报错

项目工程综合通过，实现过程中报错，该错误为6路SRIO IP例化后使用BUFG资源超出。

三、报错解决方式

解决方式：减少SRIO IP核中的BUFG使用数量，变更为BUFH。

具体操作：

1. 在SRIO IP中找到srio_gen2_5g_v7_gth_init.v文件。
   

原6路SRIO IP所用BUFG资源为：1个IP使用5个BUFG资源（BUFG资源显示，右击灰色部分后选择BUFG）。

2. 将该文件中的BUFG改为BUFH。
   
   该SRIO IP将重新编译，BUFG的资源使用降为0。
   
3. 由于这种更改方式为修改CORE内部的底层原语，则需要将SRIO IP锁住，即保存更改，若不将IP核锁住，再次综合后，底层将会自动改回BUFG，将会再次报错。

所以需要锁定IP。点击IP核，选择Properties后，将IS_MANACED勾选去掉，即为该IP核锁住，只读不写。

经实测后，该问题解决，能够生成正常bit文件。